资源列表
6luqiangda
- 六路抢答器，保证抢答模块绝对一输出，无后门。-All the buzzer, an absolute guarantee that vies to answer first module output, no back door.
uart
- 利用xilinx 公司的ise软件基于verilog HDL实现UART控制程序-based on the xilinx ise and use verilog HDL language to achieve the purposes that control the uart.
led_111
- 利用xilinx公司的basys2实验班实现流水灯程序-Use xilinx s basys2 experimental class program to achieve water lights
time
- 利用quatars,vhdl实现有倒计时功能计时器，设计定时器功能有正向计时和倒向计时，可暂停计数，继续计数。当倒向计时计数为0时会报警（时间为1分钟）在报警期间可以认为关闭-Using quataus, VHDL realization which has the function of the countdown counter, timer design features are timing and backward timing, can suspend count, continue
fpganes-master
- 使用FPGA实现NES超级玛丽游戏！采用DE2开发板开发！亲测，很不错！-fpga NES
vga_fpga_test
- 使用ise12.1写的一个vga测试程序！可以使用在通用场合！-ise12.1 FPGA VGA
risc_FPGA
- 使用ISE12.1开发的简单cpu基于RISC的！有测试代码。没有下载到板子上，通过了测试！有详细解释-ISE12.1 FPGA CPU RISC
embed_xilinx
- 使用xilinx的SDK12.1测试的基于3e开发板的测试程序，目的是熟悉整套流程！-xilinx sdk 3e
nios_EPCS_SDRAM
- 基于niso ii 13.1开发的测试系统，使用QSYS设计了硬件系统，包含了全部模块，在硬件基础上开发了相应的软件，测试成功了epcs 和sdram，基于DE2开发板，可以直接使用！大家只需要开发软件即可！-DE2 FPGA NIOS 13.1
clock
- 本程序实现数字钟系统，有整点报时功能，可显示切换年月日，定时功能-Digital clock system of this program, with the whole point timekeeping function, can display the date, the timing function
mol60
- 模60计数器，可以实现基本的模60计数功能-mold 60 counter
SPWM
- ALTERA FPGA上采用Verilog语言实现查表法产生三电平SPWM-Produce three-level SPWM by look-up table