资源列表
divider.rar
- A divider implemented in VHDL
fq_divider
- A simple program implements a frequency divider.
alarm_ctr.rar
- An alarm controller in VHDL
分频器设计
- 设计一个带复位的分频器,输入时钟为60MHz,输出时钟为7.5MHz。
mmse实现
- mmse实现
crc32校验串行算法
- crc32串行算法,vhdl语言
GPS去载波verilog实现
- 该源码用verilog实现gps信号的去载波过程
8为累计相关器
- 实现了八位加法器
ask调制解调 vhdl 仿真
- ask调制与解调的vhdl仿真
多周期参考代码
- 多周期参考代码
FFT_64point
- 该工程实现了一个64点DIF FFT,verilog编写,通过Modelsim功能仿真。
