资源列表
i2c_master_slave_core
- I2C master/slave IP core
uart_serial
- UART IP core in VHDL
Exp1-Led
- 本次实验使用 Xilinx FPGA的开发工具 ISE6.x，新建一个工程，并进行综合、布局布线、 下载配置。 这里建立的工程是使用 Create-SOPCMB上的发光二极管显示一个八位二进制计数器， 发光二极管亮表示该位为 0。 -Experimental use of the Xilinx FPGA development tools ISE6.x, create a new project, and comprehensive, the layout of wiring, d
Exp3-Music
- 本次实验，是在 SOPC开发平台上实现一个音频信号发生器，将音箱接到开发平台上的 音频接口，由六个按键控制音箱发出 do、re、mi、fa、so、la 等音调，同时，编写几段音乐， 通过键盘选择，利用开发平台来播放几段音乐。 -The experiment is SOPC development platform to achieve an audio signal generator, the speaker received a development platform for th
Exp6-VGA
- Create-SOPC1000X 嵌入式开发平台、用于 FGPA的 JTAG 下载电缆、VGA显示器、 串口数据线、PC主机。 -Create-SOPC1000X embedded development platform for FGPA the JTAG download cable, VGA display, serial data cable, PC host.
FPGA-Xilinx
- 周志伟 FPGA设计高级技巧Xilinx篇 华为公司-ZHOU Zhi-wei senior FPGA design skills Huawei Xilinx Part
Cyclone
- 时钟同步主要用在产生10NHZ时钟已近IRIG-B-Clock synchronization
The-Duck
- Crack for Quartus II 8.0
vhdl-2008-just-the-new-stuff-systems-on-silicon-.
- vhdl language descr iptor is included
VHDL-Handbook
- vhdl handbook, definition, example, using
example3
- 加/减法8进制计数器，其中包括时钟信号、使能信号、加减控制信号、复位信号、三位输入和一位进位位。-Add/subtraction of 8-band counter, including the clock signal so that it can signal, addition and subtraction control signal, reset signal input and a three-bit binary.
VHDLpracticalcourse
- EDA设计的常用语言VHDL的语法及应用的描述和实现，是VHDL语言的实用教程。-EDA design common language syntax and application of VHDL descr iption and the realization of VHDL language is a practical course.