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  1. fpgacpld

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  2. FPGA/CPLD开发教程,可以作为入门级学习资料。-The PDF file of CPLD,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.32mb
    • 提供者:王斌
  1. vhdlfifo1

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  2. fifo - source code for first in first out(fifo) using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.17mb
    • 提供者:nagarjuna reddy
  1. I2Csimulatedfiles

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  2. i square c - vhdl program for i square c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:660.86kb
    • 提供者:nagarjuna reddy
  1. RSD

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  2. RSD- rsd source code in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:310.99kb
    • 提供者:nagarjuna reddy
  1. uart

    0下载:
  2. uart - universal asynchronous receicer and transmitter source code using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.84mb
    • 提供者:nagarjuna reddy
  1. vhdlfifo

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  2. fifo- source code for fifo using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.17mb
    • 提供者:nagarjuna reddy
  1. 2006103117543339132

    0下载:
  2. 解锁工具手机上锁可以用些解锁适用CPU是6225的-Unlocked cell phone can unlock tool to unlock the application of some of the CPU is the 6225
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:651.62kb
    • 提供者:张大
  1. angle

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  2. verilog设计的求复角的源代码 通过仿真验证的-verilog design for phase
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:587byte
    • 提供者:yangyanwen
  1. crc8

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  2. 8位crc的verilog设计 通过仿真综合验证并已应用在工程里面 -verilog of 8bit error checkout
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:901byte
    • 提供者:yangyanwen
  1. DPLL

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  2. 全数字锁相环的verilog设计,已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.26kb
    • 提供者:yangyanwen
  1. verilogDiv

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  2. 高精度的二进制触发电路的verilog 源代码 结果低10位二进制数为小数 -binary divider designed with verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.64kb
    • 提供者:yangyanwen
  1. trafficled

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  2. 数字电路的交通灯设计,具有主道和旁道两个不同时间的控制处理,使用vhdl语言编译,附有完整的报告及代码,我没有对我的信息进行删除,是希望大家能够诚实的利用这个代码,提高自身本领。-Digital circuit design of a traffic light with a main road and bypass roads are two different time control processing, using vhdl language compiler, with full r
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.48mb
    • 提供者:xiaoyao9933
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