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  1. verilog-ex

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  2. traffic light controller.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.46kb
    • 提供者:bikram
  1. vespa

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  2. example of verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:46.18kb
    • 提供者:bikram
  1. fpga

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  2. fpga的驱动源码,xilinx,cyclon2,lattice,spartan2-ssorce code for fpga driver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:39.89kb
    • 提供者:zhaomx
  1. EDA--light-water-

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  2. 用VHDL设计的流水灯,基于xilinx ise-vhdl light water
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:413.92kb
    • 提供者:登入
  1. 1602-drive--fpga

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  2. 基于fpga的1602液晶显示驱动 verilog hdl-1602 drive based on fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:2.29kb
    • 提供者:登入
  1. DDS

    0下载:
  2. 基于fpga的dds多种信号发生器的代码-signal generator based on fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.79mb
    • 提供者:登入
  1. traffic

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  2. 基于fpga的交通灯的设计,用vhdl编写-traffic light design based on fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:103.29kb
    • 提供者:登入
  1. calendar

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  2. 基于fpga的电子日历的设计,用vhdl编写-calendar design based on fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:5.07kb
    • 提供者:登入
  1. PS2-keyboard

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  2. 基于fpga的ps2键盘代码,用vhdl编写-ps2 keyboard design based on fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.27mb
    • 提供者:登入
  1. searial

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  2. fpga control verilog code fpga control verilog code -fpga control verilog code fpga control verilog code fpga control verilog code fpga control verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.97mb
    • 提供者:zec
  1. cnv_encode

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  2. (2,1,7)卷积编码器,用于产生卷积编码 G1(X) = 1 + x + x^2 + x^3 + x^6 G2(X) = 1 + x^2 + x^3 + x^5 + x^6 -(2,1,7)cnvcode G1(X) = 1+ x+ x^2+ x^3+ x^6 G2(X) = 1+ x^2+ x^3+ x^5+ x^6
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:621byte
    • 提供者:wind
  1. RSN

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  2. “Randomized Smoothing Networks” introduced the idea of using networks composed of a type of comparator/memory element, initialized to random initial states, to create smoothing networks, which take arbitrary input loads into the network and produce a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:242.08kb
    • 提供者:Stephen Bishop
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