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  1. VHDL_code

    0下载:
  2. 三角波发生器,VHDL代码,要的朋友下载!-Triangular wave generator, VHDL code, to be a friend to download!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:573byte
    • 提供者:chzhqlove
  1. data_scanC

    0下载:
  2. 外接ps2接口的键盘,此模块用于判断键盘按键-Judgement keyboard keys
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:823byte
    • 提供者:actel
  1. convert

    0下载:
  2. 当有键盘按下是,将键盘对应的码值转换为对应的通断码-When a keyboard is pressed, the code will convert the value of the corresponding keyboard
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.25kb
    • 提供者:actel
  1. segmain

    0下载:
  2. 显示模块,由于LED数码管的对键盘通断码的显示-Display module, as LED digital tube off code on the keypad display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:653byte
    • 提供者:actel
  1. ps21

    0下载:
  2. 由于7段LED数码管的显示,通过输入,显示出对应的数字的顶层模块-As the 7 LED digital tube display, by entering, showing the corresponding figures
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:585byte
    • 提供者:actel
  1. top_module

    0下载:
  2. AES Encryption Algorithm.... This Module gives the basic overview to indicate the flow of AES Algorithim at different stages by associating various Packages to the module-AES Encryption Algorithm.... This Module gives the basic overview to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:2.65kb
    • 提供者:Syed Shafi
  1. tb_top_module

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  2. This Module is the Test Bench for AES Algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.23kb
    • 提供者:Syed Shafi
  1. key_expander

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  2. This module is the package deceleration for Key Expander Hardware for each round
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:1.27kb
    • 提供者:Syed Shafi
  1. aes_package

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  2. This Module defines all the functions and Signals used at various instances in the algorithm in a package
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.08kb
    • 提供者:Syed Shafi
  1. aes_decrypt

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  2. This the Top Module for AES Decryption algorithm-This is the Top Module for AES Decryption algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:3.1kb
    • 提供者:Syed Shafi
  1. test_dec1

    0下载:
  2. This Module creates the test Bench for AES Decryption Algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.25kb
    • 提供者:Syed Shafi
  1. FPGA_diaodianbaocunchegnxu

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  2. FPGA掉电保存程序,用于fpga掉电后如何让程序保存-FPGA power-down save the program for fpga power-down procedures for how to save after
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:183.96kb
    • 提供者:wjz
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