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  1. interface

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  2. 采用Cyclone EP1C3,VHDL程序算法实现了信号波形的实时采样并回放,同时能测量时域信号的频率,通过与MCU的8位并行接口,进行相互通信。-Using Cyclone EP1C3, VHDL program algorithm of the signal waveform of real-time sampling and playback at the same time capable of measuring the frequency of the signal in time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.53mb
    • 提供者:姚益武
  1. codedecoder

    0下载:
  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:684byte
    • 提供者:科林
  1. lanqiu-30

    0下载:
  2. 30秒计时器,有0~30顺数计数,个位,十位分开写-30 miao ji shi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:765byte
    • 提供者:蓝子
  1. WW

    0下载:
  2. 本程序就是一个简单的30秒倒计时....谢谢合作-xmncdjdkddd dsef
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:155.81kb
    • 提供者:蓝子
  1. 4_bit_parallel_add-sub

    0下载:
  2. 4 bit parallel add-sub with test bench.. in vhdl-4 bit parallel add-sub with test bench.. in vhdl..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:831byte
    • 提供者:harkirat
  1. mux41we

    0下载:
  2. 4:1 multiplexer using with select.. Test Bench included-4:1 multiplexer using with select.. Test Bench included..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:661byte
    • 提供者:harkirat
  1. penc81

    0下载:
  2. 8:1 priority encoder.. Test Bench included-8:1 priority encoder.. Test Bench included..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:721byte
    • 提供者:harkirat
  1. asyn_counter

    0下载:
  2. async counter,, test bench included-async counter,, test bench included..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:792byte
    • 提供者:harkirat
  1. async_FlipFlop

    0下载:
  2. asynchronous D-FlipFlop & JK-FlipFlop.. with test bench.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.16kb
    • 提供者:harkirat
  1. ESS

    0下载:
  2. C Routine for a Infrared Communication with PIC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.76kb
    • 提供者:jama
  1. source

    0下载:
  2. C Routine for RS232 communication PIC 16F8-C Routine for RS232 communication PIC 16F877
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:758byte
    • 提供者:jama
  1. STEP

    0下载:
  2. Routine for a stepper motor with PIC16F8-Routine for a stepper motor with PIC16F877
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.47kb
    • 提供者:jama
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