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04_uart_test
- 基于FPGA的串口通信实验，用的是黑金板子CYCLONE IV(FPGA UART test code,simple and easy to study,good)
通信协议FPGA
- 本设计是基于FPGA的高速并行接口通信接口和协议设计，该设计使用的是8 位并行接口，通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性，在 最终的测试中，该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8 Bit parallel interface
HDB3编解码 VHDL
- 结合HDB3的编码规则，给出了一种使用VHDL语言实现HDB3 编码的思路和方法。基于Quartus II的HDB3编解码器设计及仿真
帧同步
- 输入数据data为8 bit并行数据流，基本结构为数据帧，帧长为10字节。系统工作开始后，要连续3次确认帧同步字进入锁定状态后才输出帧同步标志。
基2的快速傅里叶变换
- 基2的快速傅里叶变换，可定制位宽和点数的基2的FFT变换模块
基2的快速傅里叶变换
- 基2的快速傅里叶变换，可定制位宽和点数的基2的FFT变换模块
基于FPGA的多路同步脉冲发生器设计1
- 采用FPGA（现场可编程门序列）编写VHDL语言设计多路同步脉冲发生器，对信号进行分频处理，实现四路信号相位相差T/16和T/8的延迟相位输出，实现的四路脉冲与传统的脉冲同步器不同，它具有高集成度，高通用性，容易调整和高可靠性等特点。(Using FPGA (field programmable gate sequence) to write VHDL language to design multi-channel synchronous pulse generator, to divide
AD转换VHDL
- 控制ADC0809芯片的AD转换功能的VHDL程序
QuartusII原理图输入法设计VHDL组合逻辑电路设计VHDL时序逻辑电路设计
- QuartusII原理图输入法设计VHDL组合逻辑电路设计VHDL时序逻辑电路设计三个实验
应变解调
- 实现光纤中的一维应变解调的基于labview的算法程序。
串口图片通过VGA显示
- 将图片数据通过uart串口发送到fpda的sdram，然后通过VGA进行显示
乘法器testbench
- 用于相关四位二进制乘法的简单乘法器仿真使用的testbench