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  1. spi

    1下载:
  2. spi协议的FPGA实现(Verlog).
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.04kb
    • 提供者:徐凯
  1. TEST_I2C

    0下载:
  2. source is writed by verilog about I2C. it s not perpectly.^^
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.04kb
    • 提供者:jung
  1. didide

    0下载:
  2. verilog code for 32-bit dividor pls tailor it
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.04kb
    • 提供者:sreeram a m
  1. vga_sync

    0下载:
  2. 显示器控制程序,控制显示器的场同步和行同步-Display control program to control the display of the vertical sync and horizontal sync
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.04kb
    • 提供者:eric
  1. flowingled_top

    0下载:
  2. 基于VHDL语言实现流水灯功能,并已在FPGA开发板上完成测试-VHDL language based on light water features, and has completed testing in FPGA development board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.04kb
    • 提供者:liuhang
  1. 3jiekaihuanDAFIR

    0下载:
  2. 采用开环DA的FIR滤波器,可以提高滤波器的速度,此程序为3个系数,4位输入的DA FIR滤波器的开环形式。-Open-loop DNA FIR filter, can improve the speed of the filter, the procedure for the three coefficients, open-ring form four inputs DA FIR filter.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.04kb
    • 提供者:yang
  1. transmitter

    0下载:
  2. UART transmitter.v.zip
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.04kb
    • 提供者:egor
  1. LED70

    0下载:
  2. 可供初学者学习 比较简单 一读就能明白 LED7数码显示程序-Relatively simple for beginners to learn the first reading of the digital display program will be able to understand LED7
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.04kb
    • 提供者:秦羽
  1. decimator

    0下载:
  2. Digital filter in delta-sigma ADC. But only work for RTL code now. Still have bugs in gate-level simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.04kb
    • 提供者:DrCheese
  1. leijiaqi

    0下载:
  2. verilog 语言描述的累加器和乘法器-verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.04kb
    • 提供者:罗华杰
  1. qiangdaqi

    0下载:
  2. 基于verilog语言的六路抢答器设计代码,编译环境为quartus9.0,自己的一个课程设计,测试可用-Based on the six-way Responder design code verilog language compiler environment quartus9.0, one of their own curriculum design, test available
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.04kb
    • 提供者:林峰
  1. dds

    0下载:
  2. 可以实现通过串口对DDS进行配置,单音模式,输出频率为50M。已经调试过,直接可以使用-Can be achieved via a serial port configuration of DDS, mono mode, the output frequency is 50 m.Have been debugging, can use directly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.04kb
    • 提供者:程序
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