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  1. 1705

    0下载:
  2. 用于驱动东芝的CCD芯片 1705,硬件是EPM570(drive CCD 1705 from Toshiba)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:462kb
    • 提供者:yymj
  1. IO地址2

    0下载:
  2. DFBTRBTFB DSGSERBDFB(EFEDBFBTNGHNFNBRBBFDNHGNFB)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:6kb
    • 提供者:xhl81
  1. m4

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  2. 小m4伪随机码产生+AMI编码 电路图形式,两者可分开(produce pseudo-random code,and then get it into AMI code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-06
    • 文件大小:126kb
    • 提供者:光暗相间
  1. aes_128pprm3

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  2. 基于PPRM3S盒的128位AES密码算法Verilog代码(Verilog code for 128 bit AES cipher based on PPRM3S box)
  3. 所属分类:VHDL/FPGA/Verilog

  1. freq_ctrl

    0下载:
  2. 高精度方波频率计,用于测量方波的平率,精确度达到0.001Hz(High precision square wave frequency meter)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-06
    • 文件大小:1kb
    • 提供者:小吧ui
  1. VLSI verilog

    0下载:
  2. booth multiplier using booth algorithm
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:11kb
    • 提供者:GMKR
  1. D_cache

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  2. 数据缓存的模块设计,连接流水线mem模块。(The module of data cache is designed to connect the pipeline MEM module.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:2kb
    • 提供者:zbw
  1. vendor

    0下载:
  2. 售货机的verilog模块设计及测试,简单状态机。(Verilog module design and test of vending machine, simple state machine.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:12kb
    • 提供者:zbw
  1. ahb_task

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  2. ahb接口的sram做读写测试的读写时序(SRAM of the AHB interface for reading and writing tests)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:281kb
    • 提供者:pt呀呀呀
  1. UART_FPGA

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  2. FPGA下的UART串口通信协议及控制器设计(UART serial communication protocol and controller design under FPGA)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:1kb
    • 提供者:Dream0
  1. i2c_core

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  2. i2c协议,基于FPGA开发的i2c协议,并在平台上验证过,好用(i2c bus,base on FPGA, and verification at the platform,it is right)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:6kb
    • 提供者:fsmaidou
  1. 密码锁

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  2. 程序通过采集输入信息,与FPGA的存储值进行比较,如果密码正确,则开锁电路打开;如果密码错误,锁不打开,并且计数器进行+1操作;累计3次输入密码错误,给警报一个高电平,让其报警。(By collecting input information, the program compares with the storage value of FPGA. If the password is correct, the unlocked circuit opens; if the password is
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:15.39mb
    • 提供者:罗君
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