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  1. count

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  2. 用verilog语言编写一个计数器,改参数实现不同时间的计数器(Writing a counter in the Verilog language)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:381kb
    • 提供者:sagee
  1. LS164

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  2. 用verilog原因实现LS164移位寄存器(Implementation of the LS164 shift register with Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:354kb
    • 提供者:sagee
  1. FPGA8 shuma

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  2. 用四位数管显示八位数字并且向左滚动播放。(Four digit tubes display eight digit numbers and roll playback)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:763kb
    • 提供者:sagee
  1. _uart_test2

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  2. data transmitted from FPGA to PC using COM PORT version 2
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:8kb
    • 提供者:anh92
  1. _spi_test1

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  2. data transmitted from FPGA to devices using SPI bus
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:7.69mb
    • 提供者:anh92
  1. add.v

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  2. 这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:1kb
    • 提供者:limiduo
  1. sdram_ov7670_vga

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  2. 利用FPGA采集图像,实现系统检测,很好的采集图像的源代码(Image acquisition using FPGA)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:5.18mb
    • 提供者:让我娘家看
  1. Verilog的边沿检测技术_设计源代码

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  2. 波形数据上升下降沿的检测程序,已经经过仿真验证(The detection program of the rising descending edge of the waveform data has been verified by simulation)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:36kb
    • 提供者:gxgone
  1. dpll

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  2. 数字全锁相环的介绍文章,讲述了数字锁相环的实现原理和实现步骤(The introduction of the digital full phase locked loop is introduced, and the realization principle and the implementation steps of the digital phase locked loop are described)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:188kb
    • 提供者:CrazyICer
  1. xapp1052

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  2. 赛灵思官方pcie例程,官网下载需要注册登录,这边给大家另一个选择(Xilinx PCIe official routines, the official website to download the required registration login, here give you another choice)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:2.75mb
    • 提供者:gxgone
  1. i2c_master_ip_for_nios

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  2. i2c master ip for altera nios, add in qsys
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:213kb
    • 提供者:kevinfeng83
  1. FIFO

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  2. FIFO code in verilog
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:1kb
    • 提供者:shahzadsaahil
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