资源列表
ps2_keyboard
- VErilog编写的PS2键盘读写源码 模块端口的列表： clk, reset, ps2_clk, ps2_data, rx_extended, rx_released, rx_shift_key_on, rx_scan_code, rx_ascii, rx_data_ready, // rx_read_o rx_read, // rx_read_ack_i tx_data, tx_write, tx_wr
HDL-player
- HDL Player for Xilinx
code
- verilog语言写的简单八位处理器。有8个模块，可进行加法运算。
reed_eeprom
- This code read EEPROM I2C (for NIOS2).
VERILOGCOMP
- 设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。 -design a byte (8) for comparison. Requirements : To compare the size of two bytes, as a greater than [7:0] b [7:0] output margin. Otherwise, low-level output, re
DAC0832jiekoudianlu
- 本例为DAC0832接口电路VHDL原代码
用assign 语句描述的三态门
- 用assign 语句描述的三态门，三态双向驱动器，3-8 译码器，8-3 优先编码器等等,With the assign statement describing the three-state gate, three-state bi-directional drive, 3-8 decoder ,8-3 priority encoder, etc.
verilog_suanfa_xiaojie
- verilog算法设计以及FPGA设计的一些注意事项-verilog algorithm design and FPGA design matters needing attention
shi-yan-7
- 用VHDL语言设计交通信号灯自动指挥系统的设计-Traffic signal design of automatic command system
freqcntr2
- Frequency counter 2 in VHDL
SRC
- 流水线CPU的verilog实现，包含id，if，ex，mem等部分的源码-an implementation of Pipelined CPU in verilog
DCT
- 二维dct算法的 fpga实现及验证，采用VHDL语言编写。-2D-dctThe FPGA realizing algorithm