资源列表
ReadFsm
- VHDL小程序，read FSM。可以作为VHDL一次作业使用。包含测试文档testbench。-VHDL applet, read FSM. A job can be used as a VHDL。VHDL code and testbench.
4X4-key
- 4X4键盘的扫描程序和键盘的消抖程序，使用VHDL语言编写的程序-The 4X4 keypad scanner and keyboard eliminate buffeting program VHDL language program
Adaptive-filter
- 一种LMS数字自适应滤波器的硬件设计与应用-Adaptive filter
115157718cmos_FPGA
- 一本关于FPGA详细介绍的图书，很详细，很精彩，经典-FPGA a detailed introduction about the book, very detailed, very exciting, classic
pll1
- sdram控制器pll命令接口模块的VHDL源程序文件，可直接用-sdram pll
digital_send_receive
- verilog 编写代码 实现功能数字信号的发送和接收-verilog to write code to achieve functionality to send and receive digital signals
LCD1602Detect-tperature
- 检测温度并显示在1602的LCD显示器上-Detect and display the temperature
MII
- 以太网MII芯片配置接口的VHDL设计，配置PHY芯片的模块设计-Ethernet MII chip configuration interface VHDL design, configuration PHY chip module design
alu
- 4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。
UART_send
- Verilog HDL 串口发送程序，在ACTEL Fusion FPGA上实验成功 ，和大家一起分享！^_^
logic
- 5位的操作数X和Y输入后暂存在寄存器A和B中，两位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作： 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中，然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
Galois_field_multiplier_verilog_design
- 伽罗华域GF（q）乘法器verilog设计.rar-Galois field GF (q) multiplier verilog design.rar