资源列表
Sdram_RD_FIFO
- 用SDRAM实现的读堆栈的verilog源代码-Read stack implemented SDRAM Verilog source code
Sdram_WR_FIFO
- 用SDRAM实现的写堆栈操作的verilog源代码-SDRAM write stack operations Verilog source code
sell
- VHDL 自动售票机，实现不同票价的车票出售，并根据投入的价钱自动判断找零-VHDL vending machine
mult8
- an 8 bit multiplier and its testbench
freqdivfinal
- 用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
CDCE62005_1x
- CDCE62005的FPGA寄存器配置程序-CDCE62005 the FPGA register configuration program
SSMS
- 汇编实习作业汇编语言实现的学生信息管理系统
6tapFIR.rar
- 6阶FIR+verliog+分布式算法（DA）,6 bands FIR+ Verliog+ Distributed Arithmetic (DA)
viterbi.rar
- 这是一个用VERILOG HDL语言编写的viterbi译码程序,This is a language VERILOG HDL by the viterbi decoding process
use-CPLD-SRAM--driving-TFT-lcd
- 用CPLD+SRAM驱动数字TFT屏的例子，希望对大家有所帮助-With CPLD+ SRAM drive digital TFT screen example, we want to help
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- 控制模块是频率计的核心所在,具有如下所述功能： 对输入数据判断并输出档位信号； ——10KHZ最高位为1010，换高档，最低位为0000，小数点不亮，表无信号； ——100KHZ最高位为1010，换高档，最高位为0000，换低档测试； ——1MHZ、10MHZ同100KHZ测试档。 针对不同的档位输出不同的时基信号； ——100ms时基信号，用于10KHZ档位测量 ——10ms时基信号，用于100KHZ档位测量 ——1ms时基信号，用于1MHZ档位测量 ——0
Rs232-reciever
- RS232 reciver vhdl code for RS232 EIA232-RS232 reciver vhdl code for RS232 EIA232