资源列表
program_all
- 此文件里为我多年收集的子程序模块源代码，对于初学者很适用。用多种语句描叙，有常用的基本电路模块描叙。-this document for many years I collected subroutine module source code, the application for beginners. Using a variety of statements depicts a common basic circuit module depicts.
serial
- VHDL source code for Serial communication (RS232)
cnt1_fenpin
- 基于vhdl的任意分频程序，可调占空比，-Based on an arbitrary dividing vhdl procedures, adjustable duty cycle,
bahe
- 用vhdl制作的拔河源代码,其中包含了各版块的说明-the source code of bahe
pingpang
- 两人乒乓球游戏机是用9个发光二极管代表乒乓球台，用点亮的发光二极管按一定的方向移动来表示球的运动。在游戏机的两侧各设置一个开关，即击球开关Hit A，HitB。甲乙二人按乒乓球比赛规则来操作开关。当甲按动击球开关时，靠近甲的第一个二极管亮，然后发光二极管由甲向乙依次点亮，代表乒乓球的移动。当球过网（中点）时，乙方可以击球。若乙方提前或是没击中球则判乙方失分，甲方的计分牌自动加分。然后重新发球，比赛继续。比赛直到一方分数达到11分时，比赛结束。 -Two table tennis game w
32bitmulti
- this one is 32 bit floaing point multipication
hbfir
- 31阶半带滤波器，源代码，调用ram实现了多路复用，目前测试了八路-31order,halfband fir ,multi-channel
hdl
- actel单片机的软FIFO设计和串口通讯程序-actel single chip design soft FIFO and serial communication program
8.4
- 功能：基于VHDL语言，实现对ADC0809简单控制 --说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 -: Based on the VHDL language, ADC0809 simple control- Descr iption: ADC0809 no internal clock, an external clock sign
XAPP217
- Gold Code Generators in Virtex Devices
pipeline_add
- pipeline式累加器的verilog代码和testbench文件，已验证-pipeline type accumulator verilog testbench code and documents, verified
ADD_SUB
- 11,13,16位超前进位加法器的Verilog HDL源代码。-11,13,16-CLA for the Verilog HDL source code.