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  1. 8116

    0下载：
  2. LCMV optimization design array signal processing, Very suitable for the study using computer vision, Using high-order cumulants of MPSK signal modulation recognition.

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-30
    • 文件大小：7kb
    • 提供者：pouliutangsai

  1. xuartps

    0下载：
  2. microblaze uart 中断方式(microblaze uart using interrupt)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-31
    • 文件大小：7kb
    • 提供者：xilinxer

  1. 各种基础module打包下载全集

    0下载：
  2. 例如分频器，alu，ram的verilog实现(The implementation of divider, alu, ram etc. in verilog)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 6988946345940

    0下载：
  2. FPGA的IIC串口协议 实现IIC 亲测可用(fpga iic it can provide iic in vivado)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-08
    • 文件大小：7kb
    • 提供者：stakhanov

  1. 代码

    0下载：
  2. MD5.h 用于计算机安全领域广泛使用的一种散列函数(MD5.h A hash function widely used in the field of computer security)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-09
    • 文件大小：7kb
    • 提供者：zerone666

  1. 卷积码程序verilog

    0下载：
  2. 用Verilog语言在FPGA下实现卷积程序。(Convolution code utilite by verilog)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-04-19
    • 文件大小：7kb
    • 提供者：就随风

  1. cordic_xls_1-0

    0下载：
  2. this cordic is bravo you should redd this

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-04-21
    • 文件大小：7kb
    • 提供者：kloseray

  1. RotaryEncoder

    0下载：
  2. 基于xilinx spartan 3E开发板，通过旋转编码器实现流水灯的左右移动闪烁变换。(Based on the Xilinx Spartan 3E development board, the left and right flicker transformation of the flow lamp is realized by the rotary encoder.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-04-21
    • 文件大小：7kb
    • 提供者：yellowdog

  1. crc_core

    0下载：
  2. 程序主要用来检测或校验数据传输或者保存后可能出现的错误。它是利用除法及余数的原理来作错误侦测的。(The program is mainly used to detect or verify data transmission or to save possible errors.It is an error detection using the principle of division and remainder.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. led

    0下载：
  2. verilog 控制 led灯 基于FPGA开发板(Verilog control LED lamp based on FPGA development board)

  3. 所属分类：VHDL/FPGA/Verilog

  1. ADC_SA_8bit

    0下载：
  2. the successive approximation part of the circuit. trial_root is loaded with value 8'b1000_0000 on the rising egde that makes count = 3'b000.

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-05-03
    • 文件大小：7kb
    • 提供者：liki20

  1. uart

    1下载：
  2. 实现串口的收发，可以稳定的运行，经过测试，可以完全应用于项目中。(The implementation of the serial port and transceiver, can run stable)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-05-07
    • 文件大小：7kb
    • 提供者：小网忒小
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