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daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
exp_code
- Hi useful exponential code in vhdl
verilog_uart
- verilog实现串口的调试，用串口调试助手验证通过。-verilog serial debugging and validation by serial debugging assistant.
vga_timing_vhdl
- Timing generator for displaying graphics on a VGA screen in VHDL
VGA Output
- VGA Timing Output display
sqrt_for_single_float_point
- 用verilog实现了基于中值定理求解单精度浮点开方的功能，希望对大家学习有所帮助-With verilog implemented based on the mean value theorem to solve single-precision floating point square root function, we want to study and help ... ...
verilog_18bit_Div
- verilog编写的18位输入高精度的除法器，带说明文件和测试代码。-18 input precision divider verilog prepared with documentation and test code.
msttr
- msttr是用vhdl语言开发的一个交通灯程序-msttr VHDL language is a development of the traffic lights procedures
Source-code-(all)
- direct sequence to generate sine code for altera
delay_early_gate.rar
- 超前滞后锁相环，可以精确的是想符号同步的 采用V_LOG代码编写 可以直接使用,Lead and lag phase-locked loop can be accurate is to synchronize the use of symbols V_LOG code can be directly used to prepare
zidongshouhuoji
- 自动售货机的VHDL代码，包括选商品，出货，退货，找零等功能-The VHDL code for a vending machine, including the selection of goods, shipping, returns, Keep the change and other functions
booth
- Booth multiplier to multiply 12 bit number