资源列表
《HELLO+FPGA》-+数字电路篇
- hello fpga数字电路经典系列。。。。。(Hello FPGA digital circuit classic series...)
vga-ip-core
- vga ip core 资料 说明如定制一个ip核-vga ip core information such as a custom ip core
Cordic
- 很好的cordic算法资料，FPGA程序带仿真-Good cordic algorithm information, FPGA process with simulation
DE0_Default
- DEO上的典型代码汇总，包括led，key，switch，lcd，SDRAM，VGA等代码，非常详细-DEOtraditional code，including led，key，switch，lcd，SDRAM，VGA,it is very useful .
用verilog写的对ad0809的控制
- 用verilog写的对ad0809的控制，完整工程，希望对大家能有帮助,Written using Verilog for ad0809 control, complete works, in the hope that we can help
RISC-CPU
- 精简指令集 CPU 通过仿真验证正确 (使用之前务必看readme文件，和结构图!) 1. 此cpu是夏宇闻 verilog数字系统设计教程中最后一章的例程。 2. 学习时务必先搞明白框图原理，和数据流动！！！ 3. 牢记主状态机中一条指令周期中传输的16bit=3bit指令+13bit地址。 4. 理解数据总线，和地址总线。区分数据和地址。 5. 仔细调试，因为书中有很多小错误。 程序经过quartusii编译通过，另外经过modelsim仿真正确。-RISC
vhdl-MIPS
- Quartus-Altera Nios... VHDl based, complete MIPS implementation, document, flowcharts plus code
cysteter
- 分频器，可以求出1--100000000Hz的所有的频率，基于xilinx公司的SPARTAN-3E板子。-Based on SPARTAN-3E of xilinx, using ISE and VHDL, i developed the cysteter.
FPGA-CPLDrumen
- FPGA 和 CPLD入门教程 FPGA 和 CPLD入门教程-FPGA and CPLD FPGA and CPLD Tutorial Tutorial Tutorial FPGA and CPLD
CY7C68013-GPIF-PA0-PA1
- VC控制CY7C68013脉冲发出，PA0\PA1发出-The VC control CY7C68013 pulse issue, PA0 \ PA1 issued
All-DigitalQPSK-Demodulator
- Altem公司quartus II 8．1开发环境下，完成了中频全数字解调器的FPGA实现，并对数 字下变频、载波同步、位同步等解调器的核心模块设计进行了详细的分析和说明，给出 了实现框图和仿真波形。同时在本设计中应用了Altera公司的NiosII软核处理器技术， 用于载波的大频偏校正和解调器各个部分的监测和控制。最后给出了QPSK中频全数字 解调器关键性能指标的测试方法和测试结果，测试结果表明本设计达到了预期的性能指 标要求。-The Algorithm is con
Thedesighoffrequencycuounter
- 这个是在vhdl环境下的频率计的系统设计。