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  1. trafficlight

    0下载:
  2. 南北四路交通灯,,,红灯25秒绿灯20秒黄灯5秒(North South four road traffic lights)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:5.78mb
    • 提供者:云白三
  1. 新建文件夹

    0下载:
  2. Verilog语音,FPGA产生DE,HS,VE信号()
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:1kb
    • 提供者:小麦穗
  1. Vivado--设计流程指导手册-(含安装流程与仿真)

    1下载:
  2. vivado设计流程指导文件,里面包含有软件安装流程以及仿真流程(Vivado design flow guidance document, which contains software installation process and simulation process)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-15
    • 文件大小:3.02mb
    • 提供者:bikey
  1. uart2bus_latest.tar

    0下载:
  2. 串口通信啊盛大盛大盛大盛大说的话撒大家啊上课(uart sdadasdsadasdasdasda)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:244kb
    • 提供者:jiannanc
  1. decoder3_8

    0下载:
  2. 带有一开一关功能的38译码器,已测试验证可用(an decoder 3 to 8 with switch)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:4.08mb
    • 提供者:jingcuz
  1. tdc-core-master

    2下载:
  2. TDC的HDL实现代码,在SPARTAN6平台上验证过。(The HDL implementation of TDC function, verified in spartan 6 platform.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:984kb
    • 提供者:dragonxu
  1. BCH_VLSI

    0下载:
  2. 使用HLS完成BCH编码的运算通路的设计,纯组合逻辑,对于65nm工艺可跑上1GHz。已经组合逻辑分为了多个部分,可在每一个部分之间插流水线。 附上可综合的纯RTL Code以及C++代码,以及Modelsim仿真。 可通过我的优化选项来学习如何优化HLS工具生产的代码。(BCH Encoder realized using HLS tool. Combinational logic.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:13.83mb
    • 提供者:蔡宇杰
  1. code

    1下载:
  2. 使用HLS实现的能进行手写识别的CNN网络,使用的是MNIST数据集(Realize CNN network using HLS tool)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:9kb
    • 提供者:蔡宇杰
  1. Nios2_LB0

    0下载:
  2. 利用Nios平台用C语言跑通LED循环点亮(Use the Nios platform to run the LED cycle with the C language)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:21.27mb
    • 提供者:大头q
  1. test

    0下载:
  2. 可以产生正弦波,通过ROM,文件中已有完整代码,直接下载即可(Sine wave can be generated through the ROM, the document has complete code, you can download directly)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:3.42mb
    • 提供者:哈虎
  1. Estacionamento

    0下载:
  2. code of a system park, check out
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:29kb
    • 提供者:nome
  1. syn_fifo

    0下载:
  2. 该源码包是同步fifo的Verilog语言模型,主要包括2个部分:同步fifo控制模块、测试文件。(The source package is a synchronous FIFO Verilog language model, including 2 main parts: synchronous FIFO control module, test files.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:叶古
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