资源列表
ps2
- 除了顶层模块（ps2_key），三个底层模块分别为PS/2传输处理模块(ps2scan)、串口传输模块(my_uart_tx)以及串口波特率选择模块(speed_select)（下面只给出顶层模块和PS/2传输处理模块的verilog代码，串口部分的设计可以参考串口通信设计）。-In addition to top-level module (ps2_key), three low-level modules are PS/2 transmission processing module (ps
FPGA-DEVIDER
- 基于FPGA的小数分频器的实现 频率合成技术是现代通讯系统的重要组成部分,他将一个高稳定和高准确度的基准频率,经过四则运算,产生同样稳定度和基准度的频率。-FPGA-based implementation of the fractional divider frequency synthesis technology is an important component of modern communications systems, he has a high stability and
i2c_wreg
- i2c 功能写操作源代码，供大家参考一下，软件上已经编译OK-i2c write function of the source code for your reference, the software has been compiled OK
iicverilog
- i2c 源代码，i2c的功能实现，给初学者一定的参考-i2c source code, a reference for beginners
fenpin
- 分频电路的研究 主要包括：偶数分频（二分频、偶数分频占空比50 ）、奇数分频（占空比50 、占空比非50 ）、半整数分频（不要求占空比）、小数分频（不要求占空比）。 -Frequency of the circuit includes: an even frequency (half frequency, frequency 50 duty cycle even), odd-frequency (50 duty cycle, duty cycle of non-50 ), half-
FIFO
- FIFO的VERILOG代码编写 可综合的Verilog FIFO存储器-The VERILOG code FIFO write comprehensive Verilog FIFO memory
pcitarget_disconnect_verilog
- This design shows how to implement a disconnect of a pci target instantiation of Altera s pci megafunction
mem64_to_pcitarget_verilog
- This design example shows possible interface between instantiation of Altera s 64-bit pci target megafunction and 64-bit synchronous memory -This design example shows possible interface between instantiation of Altera s 64-bit pci target megafunctio
Teletext_Core_Files_890607
- A teletext extraction source code for WST PAL B standard
fpga
- 基于现场可编程门阵列( Fie ld Programmab le Ga teA rrays, FPGA )硬件平台和背景差分算法设计一个静态背景下 的视频移动目标检测与跟踪系统, 并详细给出系统的实现过程。检测结果表明: 采用FPGA硬件实现系统设计, 极大地提高了 系统的处理速度, 在静态背景下, 可以实时、准确地检测和跟踪到移动目标。-Based on field programmable gate array (Fie ld Programmab le Ga teA rrays,
lift
- 本课题要求设计一个电梯控制系统，传统的电梯控制系统仅仅要求实现对一栋电梯的控制，而本题要求设计一个实现两栋电梯联动的基于VHDL的电梯控制系统。具体要求如下： 需要大楼为4层，2部电梯，每部电梯内部都有如下按键：1-4楼的按键选择，开门键，关门键，报警键。每部电梯的每层楼外面都有上楼键和下楼键（1楼只有上楼键，六楼只有下楼键）。电梯的设计参照日常生活中电梯实际运行规律设计。 两部电梯之间互相联动，即同时按下任何一部电梯的外部向上或向下键之后，两部电梯同时接受此指令，然后由系统判断，与该请求所
sdram
- 通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx