资源列表
mult_addtree
- 用VERILOG HDL 语言实现一个4位的流水线乘法器-VERILOG HDL language with a 4-bit pipelined multiplier
ade
- 用VERILOG HDL 语言实现一个8位串行乘法器-VERILOG HDL language with an 8-bit serial multiplier
adder16_2
- 16位2级流水线加法器的Verilog设计-16 2 pipeline adder Verilog Design
yanu_latest.tar
- YANU yet another vhdl uart core
fifouart_latest.tar
- vhdl fifo uart core datasheet
muart_latest.tar
- vhdl minimal uart core
baudgen_latest.tar
- Baud rate generator for UART
uart16750_latest.tar
- UART 16750 VHDL core
TheCircuitDesignersCompanion
- The Circuit Designers Companion book
mylcdip
- lcd vhdl ip 核 挂接在 opb 总线上 可以完美实现 lcd 字符液晶的 驱动。-this is a vhdl lcd character ip core based on OPB （onchip periheral bus）
rs232_20M_19200
- 这是 一个 串口 vhdl 程序 主要完成了他的收发ASCII文本的功能-this is a vhdl serial port program