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  1. hdl

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  2. ACTEL串口收发 Verilog语言描述-ACTEL serial port transceiver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.64kb
    • 提供者:gouyouwen
  1. tuoji_fpga(xp2_8)_v2

    4下载:
  2. 特大好消息,这是LED全彩控制卡的FPGA的源程序,做LED开发的,绝对有很好的价值-Big good news, this is full-color LED control card FPGA of the source, do LED development, the absolute value of good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-11-06
    • 文件大小:1.61mb
    • 提供者:liao
  1. FPGA_design

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  2. 成功解决FPGA设计时序问题的三大点.word说明文档,很详细-FPGA design timing problems successfully solved the three points
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:145.72kb
    • 提供者:陈斌
  1. 20100413160457488989

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  2. eda 开发系统相关软硬件介绍KX_7C5E+型EDA开发系统配置及实验简介-sf
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:709.69kb
    • 提供者:yanghongmei
  1. VtoRGB

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  2. Verilog写得BT656视频数据转为RGB数据的Quartus工程文件!-The verilog module for changing BT656 data to RGB data!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-03-07
    • 文件大小:146kb
    • 提供者:GC
  1. FIR_128

    0下载:
  2. FIR 128阶低通滤波器,由matlab仿真并在quartusII中实现-FIR 128 order low-pass filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:357.65kb
    • 提供者:邱柳钦
  1. 1563_673_176_Paper

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  2. test upload fpga huffman
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:288.21kb
    • 提供者:Electron
  1. SystemC_for_SOC

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  2. 为了辅助大家学习《SystemC片上系统设计》一书,方便大家阅读、理解、实践SystemC。大部分代码在Microsoft Visual Studio 6.0上编译通过,另有一些代码无法在个人电脑上使用,可以在工作站的Sun Solaris上编译通过。建议大家带着批评而不是崇拜的眼光来学习这些代码。 SystemC Core Language library 201是SystemC核心语言库,可以在个人电脑上运行。 SystemC MasterSlave Library201是Sys
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.34mb
    • 提供者:
  1. Quarter-1.0.0.tar

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  2. quarter source code for windows
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:603.06kb
    • 提供者:machael
  1. answer

    0下载:
  2. 本代码是一个定时抢答,当按下控制键后10秒后才可以进行抢答.-This code is an answer in time, when you press the control key can only proceed after 10 seconds after the Responder.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:332.03kb
    • 提供者:李嘉仪
  1. PLL

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  2. 一个基于FPGA的设计,使用锁相环,可以输出多个不同频率的时钟-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.37mb
    • 提供者:付振鹏
  1. project

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  2. vhdl souce code for simple basic components
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1006.58kb
    • 提供者:sandeep
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