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  1. RS232_VHDL

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  2. FPGA控制RS232来实现串口通信,非常好的串口程序。-FPGA control RS232 serial communication to achieve very good serial procedures.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.17mb
    • 提供者:liyapeng
  1. sht30

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  2. 温湿度传感器SHT30驱动,功能实现从传感器中读出数据。-sensor sht30 driver. read temperature and humidity data sensor.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.21kb
    • 提供者:钱愈玉
  1. sd_test

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  2. sd 卡初始化,读写测试 xilinx spartan6 fpga-sd card initialization, read and write test xilinx spartan6 fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.94kb
    • 提供者:雷一鸣
  1. 123

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  2. 配置CPLD的引脚,控制LED灯,实现霓虹灯的效果。-CPLD program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:154.12kb
    • 提供者:zuonan
  1. cal

    0下载:
  2. 针对CPLD实现简易计算器的程序。全部程序都在了。-cpld cal program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:861.41kb
    • 提供者:zuonan
  1. sed

    0下载:
  2. CPLD数码管程序,详细的7段式数码管程序。-CPLD verilog program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:459kb
    • 提供者:zuonan
  1. irdaGET

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  2. 红外通讯接收,irda通讯接收,红外通讯测试-Infrared communications received, irda communications received infrared communication test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.07kb
    • 提供者:张三
  1. CLOCK-CODE-VHDL

    0下载:
  2. VHDL源码程序,功能完整的时钟电路代码-using ALTERA s FPGA design, QUARTUS software development platform.VHDL CARD,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.08kb
    • 提供者:G
  1. ex15

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  2. vhd数码管测试源码,同时六个数码管控制,显示。-using ALTERA s FPGA design, QUARTUS software development platform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.83mb
    • 提供者:G
  1. jpeg-coder

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  2. EV_JPEG_ENC core is intended to encode raw bitmap images into JPEG compliant coded bit stream. JPEG baseline encoding method is used.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:59.24kb
    • 提供者:aa
  1. ddr_sdr

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  2. DDR SDRAM Controller Core - has been designed for use in XILINX Virtex II FPGAs - works with DDR SDRAM Device MT46V16M16 without changes - may be easily adapted to any other DDR SDRAM device-DDR SDRAM Controller Core - has been designe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:36.88kb
    • 提供者:aa
  1. e1-framer

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  2. e1 framer / de-framer based on itu-t standards state machine using GRAY CODE (or trying to use GRAY CODE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.52kb
    • 提供者:aa
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