资源列表
AD_ID
- ad7175的测试spi通讯是否正常的verilog HDL程序，读取ad7175中的id寄存器值。-ad7175 spi communication test whether the normal verilog HDL program that reads the ad7175 id register values.
DFF
- D flip-flpo design using VHDL codes
bitcounter
- one bit up counter using VHDL code -one bit up counter using VHDL code
counter
- 4 bit up counter using VHDL code
keypar_4_4
- interfacing 4*4 matrix keypad with VHDL code
FinalLCD
- VHDL for LCD interfacing with Spartan 3E FPGA board
hdl-master
- ADI ad9361 vivado 下源代码-ADI ad9361 vivado source code
quanjiaqi-verilog
- 基于verilog语言的编写的全加器，基于verilog语言的编写的全加器-quanjiaqi
miaobiao
- 使用VHDL\FPGA实现秒表的设计，包含所有源码。-Use VHDL\FPGA to achieve a stopwatch
qiangdaqi
- 使用ＶＨＤＬ实现四路抢答器，包含所有源码。可以成功实现-The use of VHDL to achieve four responder
read_data
- 撲克牌遊戲之下層模組,完整的程式碼,讓初學者快速學習,輕鬆編寫程式,將程式改寫後,成為你的程式! -The lower module poker game, complete code, for beginners to learn quickly, easily write programs, after rewriting the program, to be your program!
vending_fsm
- 自動販賣機 假設有簡單的一自動販賣機販售三類商品，一類售價1元，一類售價2元，另一類售價3元。如果該販賣機只能投入1元及2元硬幣,只有一個投幣孔,可連續投入硬幣但自動販賣機會將總數超過3元的零錢自動退出。完成選擇後，將會賣出商品,若有餘額找回剩餘的零錢，隨後，機器又將返回初始的狀態Hi。 -Vending Machine assume a simple vending machine selling merchandise categories, one category at $ 1,