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uart_latest.tar
- 串行UART开源的核心。该设计是专为使用作为一个独立的芯片或用于与其他我们芯的使用。其原因显影串行UART核的事实，即异步串行通信是很常见的，几乎每一个机器理解it.Also，为OCRP-1，我们需要的通信的方式与主计算机，以使它可通过网。-serial UART open source core. The design is engineered for use as a stand alone chip or for use with other of our cores. The reas
wb_uart_latest.tar
- 实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目：UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行： ./ghdl_uart.bat 使用任何其他模拟器，开始模拟以下perl脚本必须运行之前： uart_test_stim.pl> FILENAME.TXT 其中，FILENAME.TXT是通用的“stim_
ddr2_sdram_latest.tar
- 1.初始化-Sequenz的RAM 2. Automaic写Sequenz（写入16数据字每一个64位的RAM） 3.自动读Sequenz（从RAM读出的第一个数据字）-1. Init-Sequenz for the RAM 2. Automaic Write-Sequenz (writes 16 Datawords each 64Bit to the RAM) 3. Automatic Read-Sequenz (reads the first Dataword the
can_latest.tar
- 控制器区域网络，也可以是从控制网络协议 博世已发现广泛应用在工业自动化和 汽车行业。 大多数都是可以的专利是由博世虽然有资 是开发一个开源的CAN IP，但任何没有restictions 商业使用博世协议授权是不可缺少的先决条件。 大小约为12k的门（930触发器）。-Controller Area Network or CAN is a control network protocol Bosch that has found wide use in In
a_vhd_16550_uart_latest.tar
- 这个芯的设计是与国家半导体PC16550D兼容 UART（通用异步接收器/发送器）。一些差异：该FIFO的始终启用 不支持置顶奇偶-This core is designed to be a compatible with the National Semiconductor PC16550D UART (Universal Asynchronous Receiver/Transmitter).Some differences: The FIFO’s are always enabl
latticeECP3-serdes-test-code
- lattice ECP3系列高速FPGA serdes测试代码-lattice ECP3 series high speed serdes test code
FPGA_sent_UART
- 简单串口接收，发送程序,能实现收发，可以测试通过-Simple serial port to receive, transmit program that can send and receive, you can test by
Gluttonous-Snake
- 用verilog语言写得一个小游戏，可以在FPGA上运行。-Verilog language to write a game in which can run on the FPGA.
verilog_UART
- verilog语言 FPGA 串口收发模块，既可以接收也可以发送，可以自行更改波特率-Verilog language FPGA serial transceiver module, I can receive can send also to change the baud rate
AD7606
- AD7606的状态机驱动，并口模式，verilog代码，可正常使用。-AD7606 state machine drive, verilog code, can be normal use.
OFDM_Convolution
- 自己写的卷积码，能实现仿真结果,有testbench文件-Write your own convolution code, simulation results can be achieved
practise
- FPGA实验板设计一个数字跑表。根据题目要求利用VHDL语言设计出一个系统，包括分频器，开关消抖，使能控制，计数器，锁存器，数据选择器及显示译码器。-FPGA experimental board design a digital stopwatch. According to subject the use of VHDL language to design a system, including the divider, switch debounce, enable control, c