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  1. LCD12864

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  2. 简单的12864 程序,实现简单的12864控制输出-Simple 12864 program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:268.55kb
    • 提供者:王志
  1. chuankou

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  2. verilog uart 串口与计算机通讯多字节通讯程序-UART Verilog serial port and computer communications multi byte communication program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:272.43kb
    • 提供者:王志
  1. LCD1602

    0下载:
  2. Verilog 语言 CPLD 控制液晶自定义输出程序,可仿真,可转换电路原理图。-Verilog language CPLD control LCD custom output procedures, can be simulated, can be converted to circuit schematics.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:360.41kb
    • 提供者:王志
  1. div10_test

    0下载:
  2. 10分频Verilog代码,以及test_bench仿真代码。-DIV10 Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.74mb
    • 提供者:ouhongshi
  1. LCD-Verilog

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  2. LCD显示控制Verilog代码。可实现lcd数字显示。代码来自ALTER红色飓风开发板。-LCD Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.84kb
    • 提供者:ouhongshi
  1. S6_LCD_VHDL

    0下载:
  2. LCDx显示 VHDL代码。可实现LCD的数字显示。代码来自ALTERA红色飓风开发板资料。-LCD VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:496.15kb
    • 提供者:ouhongshi
  1. sram_test

    0下载:
  2. SRAM Verilog 测试代码。可控制Sram读写。代码来自ALTERA红色飓风开发板资料。-SRAM Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.13kb
    • 提供者:ouhongshi
  1. UART(Verilog)

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  2. Verilog 串口程序,可完成完整的数据接收与发送。代码注释清晰,程序易读。-Verilog UART
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.7mb
    • 提供者:ouhongshi
  1. time

    0下载:
  2. Verilog语言编写的,利用分频定时器的方法在数码管上显示0-59 按秒显示。-Verilog language, the method of the dividing timer is displayed on the digital display 0-59 seconds.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:543.44kb
    • 提供者:刘欣
  1. SourceCode

    0下载:
  2. 68013从sdram内读写内容的固件程序- 68013 read content within sdram Firmware
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3mb
    • 提供者:whd
  1. ez_usb_write

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  2. FPGA向68013内写入程序,简单易懂-FPGA writer to within 68,013
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.66mb
    • 提供者:whd
  1. shizhong

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  2. 基于Verilog语言的时钟功能,具有调节时间,闹钟等功能-Verilog language-based clock function, regulate the time, alarm clock and other functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:93.9kb
    • 提供者:jimm
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