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文件名称:paobiao

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    231.96kb
  • 已下载：
    0次
  • 提 供 者：
    张****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。-Digital stopwatch given the source code, design the sub-frequency module, the realization of the true count of time, through this project the training, to better understand the Quartus II development of the process of digital circuits.
相关搜索： 跑表 paobiao stopwatch quartus

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paobiao/db/paobiao.hif
paobiao/db/paobiao.cbx.xml
paobiao/db/paobiao.(0).cnf.cdb
paobiao/db/paobiao.(0).cnf.hdb
paobiao/db/paobiao.hier_info
paobiao/db/paobiao.psp
paobiao/db/paobiao.dbp
paobiao/db/paobiao.pss
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paobiao/db/paobiao.pre_map.cdb
paobiao/db/paobiao.map_bb.logdb
paobiao/db/paobiao.sgdiff.cdb
paobiao/db/paobiao.sgdiff.hdb
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paobiao/db/paobiao.map_bb.cdb
paobiao/db/paobiao.map_bb.hdb
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paobiao/db/paobiao.map.logdb
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paobiao/db/paobiao.map.hdb
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paobiao/db/paobiao.cmp.cdb
paobiao/db/paobiao.signalprobe.cdb
paobiao/db/paobiao.cmp.hdb
paobiao/db/paobiao.cmp.rdb
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paobiao/db/paobiao.sld_design_entry.sci
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