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voterandcounter
- 用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
verilog例子大全
- 包含各种verilong HDL语言的编程源代码，全加器，计数器，选择器，加法器，波形发生器等以及阻塞赋值非阻塞赋值的使用例子，七段数码管显示译码器等等
acc32bit 本设计为32位数字相位累加器
- 本设计为32位数字相位累加器，门级描述的Verilog代码。其中，acc32bit.v为顶层文件，full_add1.v为一位全加器的门级描述模块，flop.v为触发器的门级描述模块。-The design for the 32-bit digital phase accumulator, gate-level descr iption of the Verilog code. Which, acc32bit.v as top-level file, full_add1.v as a full
adder.rar
- 一位全加器可由两个一位半加器与一个或门构成，该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路,A full adder can be two a half-adder and an OR gate structure, the design is the use of hierarchical descr iption method, first of all the design half-adder circuit, be packa
jiafaqi
- 实现一位全加器的运算，并通过调用模块实现四位全加器的运算-Implement a full adder operation, and by calling the module' s operation four full adder
123654vhaing
- 八音自动播放电子琴设计 vhdl源码，文件内有具体注释 [VHDL-XILINX-EXAMPLE26.rar] - [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9- -Octave electronic keyboard play aut
Verilog
- 一些用verilog编写的小程序，有全加器，计数器，比较器VGA显示，键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
verilog-example
- 4位并行乘法器 4位超前加法器 ALU 计数器 滤波器 全加器 序列检测器 移位器-failed to translate
f_adder
- 全加器， 全加器-Full-adder, full adder, full adder
vhdl
- 半加器 或门 1位二进制全加器顶层设计描述-Half adder or a binary gate full adder top-level design descr iption
1
- 基于eda中vhdl语言的一位全加器的设计，详细的设计过程和实验现象，相互学习-Based on EDA VHDL language in a full adder design, detailed design process and the experimental phenomena and learn from each other
1
- 1位全加器的vhdl设计 通过两个半加起实现-A full adder of VHDL design increases since the adoption of two and a half to achieve
Electronic-Design-Automation-Vhdl
- 各种计数器，编码器，全加器等元件的VHDL语言描述-A variety of counters, encoders, such as full-adder components described in VHDL language
seven
- 这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。-This is my ISP programming in an independent experiment using a structured, prepared as described in a seven-member voting machine, through a unique 3 times a full a
four_fadd
- 这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。-This is my ISP programming experiment in the preparation of an independent structural descr iption of the four full-adder, through the four mapping of a full adder
F_adder
- 这个源程序是关于全加器的，又需要的同学可以借鉴一下 -This source code is on the full adder, and also the needs of students can learn from you
shifter
- 完成一个加速器设计，全加器，具 8位计数器-Complete a accelerator design, full adder, an 8-bit counter
Quartus7.2
- 通过VHDL实现4位全加器，8位全加器，和8位通用寄存器的设计-4-bit full adder 8-bit full adder 8-bit register using vhdl
add_eight
- 用VHDL写的一个8位全加器的实验程序,供新手参考-Use VHDL to write an 8-bit full adder of the experimental procedures