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simple_fifo
- verilog HDL原码 一种简单的同步FIFO原码,可以被综合-verilog HDL original code a simple synchronous FIFO original code, which can be integrated
fifo_datapath
- verilog实现,串转并通过fifo再并转串,可以满足输入速率自由输出的一半时,输出仍可持续发送-verilog achieved, and through serial switch and switch again fifo Series, Rate free importation to meet half of the output, the output is still sustainable Send
4VerilogFIFO
- 一种新的FIFO实现方法,verilog描述,通过modelsim 6.0 仿真,Quartue综合
tx
- 自己编写的串口UART发送的Verilog模块。与FIFO连接,可以实现自动连续发送。
async_fifo2_corrected
- FIFO的部分verilog代码,其余部分我会陆续上传,
Verilog_FIFO_ram
- 一个可以综合的Verilog 写的FIFO存储器,word格式
68013FIFOIN
- Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序,实际测试可用。可以直接跟上位机连接,传输数据。
yibu_FIFO_design
- 异步FIFO实例,精通verilog hdl中的例子,供大家学习-Asynchronous FIFO instance, in the example verilog hdl proficiency for all learning
small_fifo
- 同步fifo设计,仿真已通过,用Verilog编写,代码短小,易懂-Synchronous fifo design, simulation has been adopted, written with Verilog, code short and easy to understand
SerMod
- 串口控制器,带双FIFO非常好控制 verilog-Serial controller, with pairs of FIFO very good control of verilog
fallthrough_small_fifo_v2
- 同步fifo设计,仿真已通过,用Verilog编写,代码短小-Synchronous fifo design, simulation has been adopted, written with Verilog, code short
93317478verilog.HDL.examples
- FIFO,加法器,乘法器的VERILOG语言-fifo
asy_FIFO
- 用Verilog实现FIFO的异步设计,里面有详细的代码和各个模块的代码,经过调试可以使用-asynchronous FIFO design
LZY
- 基于FPGA的软FIFO代码实现,双时钟,异步。VERILOG-FPGA-based soft FIFO code, two clocks, asynchronous. VERILOG
sync_fifo
- 一种同步的先入先出verilog程序,可正确地通过编译-a programe of fifo wrote by verilog
fifo_controller
- 用verilog语言实现FIFO控制器,控制FIFO的读写过程,有空满标志(Implementing the FIFO controller)
tx_interface_project
- 带FIFO的串口发送模块,简单的FPGA串口发送模块(Serial transmission module with FIFO)
FPGA_USB2.0设计
- 把FX2配置成从FIFO的模式, 配置为单片机工作时钟24M,端点2输出,字节1024,端点6输入,字节1024,信号全设置为低电平有效等。我们的模块驱动时钟我们配置成内部输出时钟,也就是让FX2给我们的设计当做时钟源,输出一个最大的配置时钟48M的时钟。(The FX2 is configured from FIFO mode, configured as MCU working clock 24M, endpoint 2 output, byte 1024, endpoint 6 input
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测,工程文件可在quartus13.1以上版本打开;工程使用到ram、fifo、pll三种ip核,design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块,sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果;测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化,再将生成文件中数据用串口发给FPGA,边缘检测结果会通过VGA输出。(Written by Ve
通信协议FPGA
- 本设计是基于FPGA的高速并行接口通信接口和协议设计,该设计使用的是8 位并行接口,通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性,在 最终的测试中,该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8 Bit parallel interface