CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 源码下载 嵌入式/单片机编程

资源列表

按时间 按下载 按文件大小

排序选择：

« 1 2 ... .79 .80 .81 .82 .83 5584.85 .86 .87 .88 .89 ... 33646 »

  1. LCD12864程序模块

    0下载：
  2. 向单片机里输入上述程序，实现驱动LCD的功能(Singlechip input to the above procedures, to achieve the driving function of LCD)

  3. 所属分类：VHDL/FPGA/Verilog

  1. fft fpga

    0下载：
  2. please copy this file very very good source code!!!!

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-12
    • 文件大小：59.37kb
    • 提供者：jmc1988625

  1. ex_DDS

    0下载：
  2. 基于Verilog语言实现DDS（数字频率合成器）的设计，有完整的工程设计代码和仿真脚本(Verilog language based on DDS (digital frequency synthesizer) design, there is a complete engineering design code and simulation scr ipts)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-25
    • 文件大小：7.16mb
    • 提供者：WaaDee

  1. 编译xilinx 库步骤

    0下载：
  2. 关于编译xilinx 软件库的详细步骤，很有帮助。(Compile the steps for the Xilinx Library)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：602kb
    • 提供者：WaaDee

  1. verilog_IEEE官方标准手册-2005_IEEE_P1364

    0下载：
  2. verilog_IEEE官方标准手册，内部有详细的介绍。(Verilog_IEEE official standard manual, the internal details.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-18
    • 文件大小：2.04mb
    • 提供者：WaaDee

  1. 32位CPU IVERILOG源码

    0下载：
  2. 介绍在FPGA中如何实现32位CPU涉及到额 IVERILOG源码(Describes how to implement 32 bit CPU in FPGA, involving the amount of IVERILOG source code)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：75kb
    • 提供者：WaaDee

  1. A4_Clock_Top

    0下载：
  2. 24小时制数字时钟，可自行调节时间，能暂停。(24 hours digital clock, can adjust time, can pause.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. A4_Uart_Top

    0下载：
  2. 提供一般FPGA开发板的Uart通讯协议(Provides the Uart communication protocol for the general FPGA development board)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 蓝牙程序

    0下载：
  2. sdaddaddadacaczccsdDDAFCAFAFA(ascacaavavavaDADASDAFAVAVVA)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-15
    • 文件大小：1.84mb
    • 提供者：hahachi

  1. UART_FPGA

    0下载：
  2. 使用VHDL写的UART收发模块，测试功能正常(Using VHDL to write the UART transceiver module)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-25
    • 文件大小：144kb
    • 提供者：BY冬子

  1. async_counter_verilog

    0下载：
  2. 这是用verilog 实现的同步计数器。(this is a code for synchronous counter written in verilog.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-21
    • 文件大小：6kb
    • 提供者：adonis85101

  1. dq054

    0下载：
  2. Analysis of the signal time domain, frequency domain, cepstrum, cyclic spectrum, etc. Principal component analysis model for establishing, PSS primary synchronization signal in the time domain simulation related.

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-14
    • 文件大小：4kb
    • 提供者：gansuigangken
« 1 2 ... .79 .80 .81 .82 .83 5584.85 .86 .87 .88 .89 ... 33646 »
搜珍网 www.dssz.com