资源列表
Extras_Edge_Detection
- Altera Edge Detection for FPGA
DE2_Basic_Computer
- Convert DE2 FPGA to Small Computer
mmp
- 电子密码锁设计， （1） 设计一个开锁密码至少为4位数字（或更多）的密码锁。(Electronic puzzle lock)
asyn_fifo
- 该源码包是异步fifo的Verilog语言模型，主要包括2个部分：异步fifo控制模块、测试文件。(The source package is asynchronous FIFO Verilog language model, including 2 main parts: asynchronous FIFO control module, test files.)
syn_fifo
- 该源码包是同步fifo的Verilog语言模型，主要包括2个部分：同步fifo控制模块、测试文件。(The source package is a synchronous FIFO Verilog language model, including 2 main parts: synchronous FIFO control module, test files.)
Estacionamento
- code of a system park, check out
test
- 可以产生正弦波，通过ROM，文件中已有完整代码，直接下载即可(Sine wave can be generated through the ROM, the document has complete code, you can download directly)
Nios2_LB0
- 利用Nios平台用C语言跑通LED循环点亮(Use the Nios platform to run the LED cycle with the C language)
BCH_VLSI
- 使用HLS完成BCH编码的运算通路的设计，纯组合逻辑，对于65nm工艺可跑上1GHz。已经组合逻辑分为了多个部分，可在每一个部分之间插流水线。 附上可综合的纯RTL Code以及C++代码，以及Modelsim仿真。 可通过我的优化选项来学习如何优化HLS工具生产的代码。(BCH Encoder realized using HLS tool. Combinational logic.)
decoder3_8
- 带有一开一关功能的38译码器,已测试验证可用(an decoder 3 to 8 with switch)
uart2bus_latest.tar
- 串口通信啊盛大盛大盛大盛大说的话撒大家啊上课(uart sdadasdsadasdasdasda)
新建文件夹
- Verilog语音，FPGA产生DE，HS，VE信号()