资源列表
time
- Verilog语言编写的，利用分频定时器的方法在数码管上显示0-59 按秒显示。-Verilog language, the method of the dividing timer is displayed on the digital display 0-59 seconds.
UART(Verilog)
- Verilog 串口程序，可完成完整的数据接收与发送。代码注释清晰，程序易读。-Verilog UART
sram_test
- SRAM Verilog 测试代码。可控制Sram读写。代码来自ALTERA红色飓风开发板资料。-SRAM Verilog
S6_LCD_VHDL
- LCDx显示 VHDL代码。可实现LCD的数字显示。代码来自ALTERA红色飓风开发板资料。-LCD VHDL
div10_test
- 10分频Verilog代码，以及test_bench仿真代码。-DIV10 Verilog
LCD1602
- Verilog 语言 CPLD 控制液晶自定义输出程序，可仿真，可转换电路原理图。-Verilog language CPLD control LCD custom output procedures, can be simulated, can be converted to circuit schematics.
chuankou
- verilog uart 串口与计算机通讯多字节通讯程序-UART Verilog serial port and computer communications multi byte communication program
LCD12864
- 简单的12864 程序，实现简单的12864控制输出-Simple 12864 program
liushuideng
- 基本的流水灯控制程序，简单的控制功能-Basic flow light control procedures, simple control functions
banjian
- 完成一个1位全减器的设计。以全减器为元件程序完成8位减法器设计。-Completed a one minus the whole design. Full reduction is to complete eight subtraction element program design.
counter9
- 运用VHDL输入方式设计一个0-9之间的减1计数器，完成程序的编译、综合、仿真测试，并给出仿真波形-Design using VHDL input between minus a 0-9 counter, complete compilation, synthesis, simulation, test procedures, and gives the simulation waveforms
max41a
- 用原理图方式实现4选1多路选择器，进行编译、综合、仿真测试等步骤-Schematic ways with 4-to-1 multiplexer, compile, synthesis, simulation testing and other steps