资源列表
sdr
- SDR控制器的设计和仿真testbench-the controller of SDR memory,and the simulation of testbench
sdram_vhdl
- SDR 控制器，采用VHDL语言设计。初学者可以学习和借鉴。-the controller of sdr with VHEL
UART-VHDL-Example-Code-for-an-FPGA-or-ASIC-from-n
- UART code using VHDL for FPGA or ASIC
adaptive_cut
- FPGA自适应截位代码，用verilog写的-FPGA adaptive cut-digit code, written by verilog
mat_det
- 基于FPGA的3阶矩阵求行列式的verilog代码-FPGA-based third-order matrix determinant verilog code
Gen_R
- FPGA中将用采样点产生相关矩阵R的verilog代码-FPGA will generate correlation matrix R verilog code with the sampling points
u_channel_correction
- 基于FPGA的通道不一致性校正的verilog代码-FPGA-based channel inconsistency correction verilog code
hdlc
- HDLC通信协议，FPGA实现，包含源文件和仿真测试文件。-HDLC comunication
frequency_division
- 三分频电路是硬件工程师招聘中必考题目，看似简单却能够挂到很多人，这里给出三分频的VHDL设计，其他奇数分频电路均可以参考此分频设计。其中并附有简单的偶数分频设计-Here are three points frequency VHDL design, other odd points frequency circuit can refer to this crossover design.
decoder_3_8
- 对于初学FPGA者，需要掌握各种编码、译码，这里给出3-8译码的VHDL设计代码。-For the beginner to the FPGA, need to master all kinds of coding, decoding, presented here 3-8 decoding VHDL design code.
20140825
- FPGA设计在设计过程中使用ISE软件自带的IP核时，消耗资源太大的时候，需要自己编写滤波器的源代码，这里给出我们常用的串行FIR核的verilog语言代码设计文件，并通过作者时序仿真验证，并用于实际的项目中。-The FPGA design in the design process of ISE software used to own the IP core, consume resources is too big, need to write your own source code
FIR
- FPGA设计在设计过程中使用ISE软件自带的IP核时，消耗资源太大的时候，需要自己编写滤波器的源代码，这里给出我们常用的串行FIR核的verilog语言代码设计文件，并通过作者时序仿真验证，并用于实际的项目中。-The FPGA design in the design process of ISE software used to own the IP core, consume resources is too big, need to write your own source code