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  1. FPGArumen.rar

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  2. 一份对于初学都很有用的FPGA教程,PDF格式的.,A very useful for the beginner FPGA tutorial, PDF format.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:633.88kb
    • 提供者:肖华菊
  1. vhdl.rar

    0下载:
  2. 一个很好用的串口的VHDL实现。。quartus2编译通过,Serial port with a very good realization of VHDL. . quartus2 compiled through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:4.11kb
    • 提供者:hehe520
  1. ulaw.rar

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  2. 使用VHDL语言,实现通信脉冲编码调制(PCM)的u律压缩。,Using VHDL language, the realization of communication pulse code modulation (PCM) of u law compression.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:5.02kb
    • 提供者:wl
  1. i2cEEPROM.rar

    0下载:
  2. 使用VHDL编写的操作EEPROM来控制iic的读写操作,很方便,Use VHDL to prepare the operation to control the IIC EEPROM read and write operation, it is convenient
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:962.23kb
    • 提供者:熊云川
  1. dattransf.rar

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  2. 基于VHDL的10位定点数转浮点数模块源代码,可综合,VHDL-based set of 10 points to float the source code modules can be integrated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.85kb
    • 提供者:
  1. keyscanverilog.rar

    0下载:
  2. 键盘扫描代码,4*4,verilog的,谢谢大家支持,Keyboard scan code, 4* 4, verilog, and thank you for support
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:958byte
    • 提供者:徐胤
  1. vhdl_clock.rar

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  2. VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响);,VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a school function (hours, minutes) additio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:7.67kb
    • 提供者:孙超
  1. ug_lpm_rom.rar

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  2. quartus rom的生成 运用matlab生成.mif或.hex文件 载入rom表,quartus rom the use of matlab generated generation. mif or. hex file loading rom Table
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:804.84kb
    • 提供者:王欣欣
  1. ug_memrom.rar

    0下载:
  2. quartus 与 MATLAB 联合仿真,生成rom表,,Quartus joint simulation with MATLAB to generate rom table,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.18mb
    • 提供者:王欣欣
  1. vhdl4.rar

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  2. 数字密码锁: 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时,开锁成功,显示绿灯,否则开锁失败,显示红灯。 3.具有修改密码功能。修改密码时,先开锁,开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后,显示红灯。 5.密码由拔码开关表示,开锁由按键表示。 6具有一个复位按键。按键后,回到初始状态。 ,The number of locks: 1. System has preset the initial password 00000001.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:246.02kb
    • 提供者:宫逢源
  1. DPLL(VHDL).rar

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  2. 使用VHDL语言进行的数字锁相环的设计,里面有相关的文件,可以使用MUX+PLUS打开,The use of VHDL language of digital phase-locked loop design, there are relevant documents, you can use MUX+ PLUS Open
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:13.4kb
    • 提供者:国家
  1. Multiplier.rar

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  2. 乘法器 所占资源很少 很好的一个乘法器 史书上的一个例子 说得很好啊,Multiplier good share of scarce resources in the history books on a multiplier an example of very good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:349.75kb
    • 提供者:jack yao
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