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  1. fpgaexample

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  2. fpga开发实例(最有价值)的27个 具体的大家可以详细看资料我就不多做解释-fpga development example (most valuable) of 27 specific information you can see I do not do more detailed explanation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.22mb
    • 提供者:zhaokang
  1. UART_prj_ViHDL

    0下载:
  2. vhdl project at sbu uni in iran uart
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:67.77kb
    • 提供者:moxi
  1. ser_test

    0下载:
  2. 用Moore状态机测试序列1110010-Test the series"1110010" in Moore FSM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:879byte
    • 提供者:魏武
  1. cordic

    0下载:
  2. 该程序使用Verilog语言,可以生成dds正余弦信号-The program uses the Verilog language, can generate sine and cosine signals dds
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:5.82kb
    • 提供者:王丽
  1. cordic1

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  2. 该程序使用VHDL编程语言,利用cordic算法来计算cos,sin函数值-The program uses the VHDL programming language, use cordic algorithm to calculate cos, sin function value
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-11-11
    • 文件大小:4.1kb
    • 提供者:王丽
  1. shift8

    0下载:
  2. 用VHDL语言在QUARTUS环境下开发,功能是并串转换移位寄存器-Using VHDL language QUARTUS development environment, and the string conversion function is the shift register
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:234.25kb
    • 提供者:李欣
  1. CORDIC

    0下载:
  2. 用VHDL语言,利用迭代移位算法cordic实现告诉加法功能 -Using VHDL language, using iterative shift algorithm to achieve told additive function cordic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:454.51kb
    • 提供者:rain
  1. luoji1lu

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  2. 逻辑分析仪 简易逻辑分析仪 单级触发 有时间做作三级触发 只有在有触发字的时候 才有输出 输出八路波形 似乎有点小问题波形不是很清楚-Simple logic analyzer logic analyzer to trigger single-stage trigger time affected only three words in a trigger only when the output waveform output seems a little small pr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:855.33kb
    • 提供者:宋杰
  1. dayin

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  2. 该程序利用vhdl语言,采用查表法实现am调制,此方法简洁又有效-The program using vhdl language, using look-up table method to achieve am modulation, this method is simple and effective
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:65.02kb
    • 提供者:rain
  1. pinlvji

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  2. 测频控制信号发生器设计,防止可能产生的毛刺。这是老师给的实验程序,共享一下!-Design of frequency control signal generator, to prevent possible glitches. This is the teacher to the experimental procedures, share what!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:5.09kb
    • 提供者:黄顺涛
  1. DE2_LCD

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  2. DE2开发板LCD控制代码,LCD模块使用-We are DE2 LCD something
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:5.05kb
    • 提供者:GYX
  1. cepin

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  2. 频率计,在quartus环境下运行的程序,能测量信号的频率,信号的频率越大,测量的越准确-Frequency meter, in quartus environment running programs, and to measure the signal frequency, signal frequency is larger, the more accurate measurement
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:299.53kb
    • 提供者:李欣
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