CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .50 .51 .52 .53 .54 2655.56 .57 .58 .59 .60 ... 4323 »
  1. vikash_lift---Copy

    0下载:
  2. THIS THE SOURCE CODE OF LIFT CONTROLLER IN VHDL-THIS IS THE SOURCE CODE OF LIFT CONTROLLER IN VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.29kb
    • 提供者:salim
  1. lifttttttttttt

    0下载:
  2. THIS THE SECOND METHOD FOR LIFT CONTROLLER-THIS IS THE SECOND METHOD FOR LIFT CONTROLLER
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:16.98kb
    • 提供者:salim
  1. vivek

    0下载:
  2. THIS IS A SOURCE CODE FOR LIFT IN VHDL LANGUAGE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.29kb
    • 提供者:salim
  1. PANKAJ

    0下载:
  2. THIS THE SOURCE CODE FOR LIFT BY VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.17kb
    • 提供者:salim
  1. vhdl2---Copy

    0下载:
  2. THIS THE BEST PROGRAM IN VHDL LANGUAGE-THIS IS THE BEST PROGRAM IN VHDL LANGUAGE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:9.51kb
    • 提供者:salim
  1. RS-encoder

    0下载:
  2. It is the Reed Solomon Encoder Technique for finding tha errors in the CDs and Hard Drive disk. It is a part of recovery tools.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:4.6kb
    • 提供者:Shyam
  1. RS(204-188)decoder

    0下载:
  2. It is the Reed Solomon Decoder Technique for finding tha errors in the CDs and Hard Drive disk. It is a part of recovery tools.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:13.19kb
    • 提供者:Shyam
  1. scan_led

    0下载:
  2. 八位动态数码管显示 在试验箱上已经实验通过-Dynamic eight digital display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.1kb
    • 提供者:
  1. decl7s

    0下载:
  2. 八位静态数码管显示,已在实验箱上验证通过-Eight static digital display has been verified in the experimental box
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:845byte
    • 提供者:
  1. ep1c12_6_key_debounce

    0下载:
  2. 按键去抖动设计,已经在试验箱上验证通过。-Button debounce design has been verified on the test chamber
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:259.53kb
    • 提供者:
  1. ep1c12_7_full_add

    0下载:
  2. 1位全加器的VHDL设计,已经在试验箱上实验通过。-VHDL design of a full adder has been in the chamber on the experiment through.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:116.25kb
    • 提供者:
  1. ep1c12_8_cnt_4b

    0下载:
  2. 含异步清零的4位加法计数器,已经在实验箱上验证通过。-4 up counter with asynchronous clear has been verified by the experimental box.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:223.17kb
    • 提供者:
« 1 2 ... .50 .51 .52 .53 .54 2655.56 .57 .58 .59 .60 ... 4323 »
搜珍网 www.dssz.com