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  1. Altera的IP的源码

    1下载:
  2. 所属分类:VHDL编程

    • 发布日期:2008-01-23
    • 文件大小:52.11kb
    • 提供者:dhl1983
  1. audio3

    0下载:
  2. Code to audio in Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:52.11kb
    • 提供者:fakher
  1. lcd1602

    0下载:
  2. 可以用FPGA来实现液晶 1602 显示自己定义的字符-FPGA can be used to achieve their own definition of liquid crystal display characters 1602
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:52.1kb
    • 提供者:王砂
  1. lab1_VHDL

    0下载:
  2. 这是基于VHDL的编程练习,适合于初学者学习VHDL编程,通俗易懂,简明扼要。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:52.1kb
    • 提供者:wang
  1. CummingsSNUG2000SJ_NBA_rev1_2

    0下载:
  2. Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:52.1kb
    • 提供者:vishnu
  1. VHDLkechengsheji

    0下载:
  2. 这是VHDL的课程设计 包含三个题目 流水灯 两人抢答器 四人抢答器 刚做完 传上来 共享-This is a curriculum design VHDL contains three topics water lights answer two answer four just finished Chuan-up share
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:52.1kb
    • 提供者:李之如
  1. 123213

    0下载:
  2. 低频函数信号发生器,本文档是利用STC89S52及DAC0832做成的低频函数信号发生器。-Low-frequency function generator, and this document is to use STC89S52 function of DAC0832 made ​ ​ of low-frequency signal generator.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:52.08kb
    • 提供者:吴斌
  1. vhdlexample

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  2. 这是一些经典的vhdl example,互相学习啊!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:52.05kb
    • 提供者:wanghua
  1. FSKModulatinAndDemodulationProgramingAndSimulation

    0下载:
  2. 基于VHDL硬件描述语言,对基带信号进行FSK调制解调并进行仿真-VHDL hardware descr iption language based on the base-band signals and simulation FSK modulation and demodulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:52.03kb
    • 提供者:高伟
  1. structural

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  2. 4:2 ENCODER USING STRUCTURAL MODELING
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:52kb
    • 提供者:priya
  1. Kisi Kisi -20171008

    0下载:
  2. It is a long established fact that a reader will be distracted by the readable content of a page when looking at its layout. The point of using Lorem Ipsum is that it has a more-or-less normal distribution of letters, as opposed to using 'Content her
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-02
    • 文件大小:52kb
    • 提供者:nana12341234
  1. AlteraLab1

    0下载:
  2. To design Fibonacci Sequence using Verilog. SOFTWARES USED: Xilinx Synthesis Tool ISE 9.2i INTRODUCTION. Hardware descr iption language (HDL) is a general-purpose language intended to describe circuits textually,
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:52kb
    • 提供者:engner
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