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  1. ep1c12_9_adder8

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  2. 8位硬件加法计数器的设计,已在试验箱上验证通过。-8 hardware addition the design of the counter has been verified on the test chamber.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:279.05kb
    • 提供者:
  1. exon

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  2. 具有音乐报时功能的数字时钟,代码就在word文档里-Music with timekeeping function digital clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:13.61kb
    • 提供者:解羽
  1. qrbjq

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  2. 用FPGAS实现七人表决器,内含数码管显示。输入为七个开关,输出为数码管显示表决通过的人数,并用一个led灯显示表决结果(输入同意大于等于4灯亮否则灭,同时数码管显示同意的人数)。-FPGAS realize with seven people BiaoJueQi, contains the digital pipe display. Input for seven switch, output for digital pipe display the number of vote throug
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.36mb
    • 提供者:徐剑锋
  1. 8259_OSED

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  2. A8259中断控制器 VHDL例程,用alteraCPLD实现,适合初学者-A8259Interrupt Controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:111.62kb
    • 提供者:hongxiao
  1. PWM

    0下载:
  2. PWM IP 核的verilog HDL代码-CODE of the PWM IP
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:857byte
    • 提供者:mr li
  1. IIR

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  2. 急于IIR的多相滤波器设计,很好的诠释了多相滤波器在信道模型中的应用-The eager IIR polyphase filter design, interpretation of the polyphase filter in the channel model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:267.06kb
    • 提供者:闫城
  1. e0ea34e36c4c

    0下载:
  2. 一份用VHDL语言写的出租车计价器,于Quartus II上仿真。以供需要者参考使用!-A write VHDL Taximeter on in the Quartus II simulation. Reference for those who need to use!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:27.37kb
    • 提供者:雪圣
  1. 52fcf7cec5ae

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  2. Verilog HDL语言编写的VGA显示驱动程序!-Verilog HDL language, VGA display driver!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:138.39kb
    • 提供者:雪圣
  1. MultQD

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  2. 基于FPGA的VHDL实现的多人抢答器,可供课程设计参考!-FPGA-based VHDL people Responder available for curriculum design reference!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:218.72kb
    • 提供者:雪圣
  1. FPGAMusic

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  2. 基于FPGA的乐曲发生器电路设计,并附有VHDL源码!-FPGA-based music generator circuit design with VHDL source code!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:29.43kb
    • 提供者:雪圣
  1. DT.vhdl

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  2. 电梯的vhdl设计,6层楼含开关门,警报,内部请求,外部请求。-VHDL design of the elevator six floors containing switch doors, alarm, internal requests, external requests.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:158.72kb
    • 提供者:雪圣
  1. traffic_final

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  2. 在quartus软件环境下的编写的交通红绿灯,所需的VHDL语言程序-In quartus software environment and the writing of the traffic traffic lights, the VHDL language program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:3.08kb
    • 提供者:畅通
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