资源列表
DDS-frequency-synthesizer
- 本文主要讨论了Verilog语言的基于DDS的波形发生器的设计。从设计要求入手，本文给出了DDS的详细设计过程，包括各个模块的设计思想，电路图，Verilog语言程序代码。其大致思想为通过频率控制字和相位控制字去控制正弦函数的ROM存储表的地址并对应着得到其幅度值，最终达到输出需要波形的目的。-This paper mainly discusses the design of the Verilog language, the DDS-based waveform generator. Star
one_hot
- 用Veriloghdl编写的one_hot独热码状态机程序和测试程序。-The one_hot code state machine program and test programs written with VerilogHDL
autoseller
- 用VerilogDHL编写的自动售货机程序以及其测试程序。功能：自动售出价值一元五角的饮料。输入：一元或五角硬币，输出：饮料或者找零。-Vending machine program and its test procedures writteen with VerilogDHL。 Function： Sell drinks which counts 1.5 yuan automaticlly. Input: 1 yuan or 5 jiao. Output: drink o
verilog-state-machine
- 使用VerilogHDL语言的小教程。 用三段式方法编写状态机。 有清晰详细的注释。-A small tutorial teaching how to write the state machine using three-step method in VerilogHDL language. There are clear and detailed notes in the tutorial.
Perfect-VHDL
- 1 步进电机定位控制系统VHDL程序与仿真 2 采用等精度测频原理的频率计程序与仿真 3 URAT VHDL程序与仿真 4 自动售货机VHDL程序与仿真 5 电子琴程序设计与仿真 6 出租车计价器VHDL程序与仿真 7 DAC0832 接口电路程序 8 FSK调制与解调VHDL程序及仿真 -1stepper motor positioning control system for VHDL procedures and simulation
EDA
- 关于万年历、音乐播放器、数字密码锁的VHDL编程-the file is about the clock,music player and the digital locker
watch_sc4
- 用VHDL语言设计一个简易秒表，开发工具是xilinx，有重置功能-design a second-counting watch with Language VHDL and platform xilinx
cic.verilog
- 3阶的32倍抽取cic滤波器verilog代码-Level 3, 32 times the extraction of cic filter verilog code
qiangdaqi11
- 用VHDL语言设计一个抢答器系统，能反映抢答者的抢答并作出回应，xilinx平台-design a answer competition system with language VHDL and platform Xilinx
Design-exercise-M_sequence
- 通信系统电路设计练习： M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会，在最短的时间段内掌握数字设计的动手能力，提高Verilog语言的使用能力，所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的，但为了便于同学理解，对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下，一步一步地达到设计目标。期望同学们能在两至三周内，参考设计范例，独立完成自己的设计任务，在这一过程中学习用Verilog
System-Generator-fir1
- System Generator软件工具的使用，完整的设计工程文件在文件:fir1.mdl-System Generator tool usage:fir1.mdl
eight
- 实现友晶的DE2开发板上七段数码管的显示程序，quartus建模，已验证。-use the de2 board to display.