资源列表
sha1_v01
- 基于FIPS 180-4标准的SHA-1算法的verilog HDL实现，分模块分别实现-FIPS 180-4 standard SHA-1 algorithm-based verilog HDL sub-modules, respectively, to achieve
quartus-clock.RAR
- 设计FPGA电路以模拟多功能电子表的工作过程，功能如下：（1 ）数字钟，要求从00：00 ：00点计到23 ：59：59 （2）数字跑表（3 ）调整时间 (4)闹钟设置，可以设置2个闹钟，闹钟时间到了后会提醒，提醒时间持续20 秒，如果此时按A键，则该闹钟解除提醒，如果按住B键，闹钟暂停提醒。但是3 分钟后重复提醒一次。如果闹钟响时没有按键，则响完20秒之后暂停，然后同样3 分钟后重新提醒一次。（5 ）日期设置。可以设置当前的日期， 比如2012年08月20 日。-Design FPGA c
arm
- ARM内核的源代码描述，通过的各种仿真器的仿真，是学习嵌入式的好的列子，可以实现各种基本设计-ARM core
serial-to-parallel
- 学习串并转换的代码编写，认识编写风格和技巧，fpga官方网站的代码设计，可直接使用，通过了仿真-Learning string and converts the code written to recognize the writing style and skills, fpga official website of the code design, can be used directly, through simulation
uart
- 一个简单的串口描述文件，可以实现基本的串口功能-A simple serial port descr iption file, you can achieve the basic function of serial
UART16550(Verilog)
- 通过各项仿真的模块代码，是一个标准的模块，可以直接使用-Through various simulation module code is a standard module, can be used directly
8b10encode
- 8b10b编码器是设计高速数据发送的重要编码方式，其中有源代码还有具体设计文档-8b10b encoder design of high-speed data transmission encoding, including source code, there are specific design documents
verilog-handouts
- 卡内基梅陇大学verilog讲义，包括综合，仿真，行为级建模-Carnegie Mellon University verilog handouts, including synthesis, simulation, behavioral modeling
Lab_COUNTER
- Lab experiment : 50 MHz clk 4 bit counter (CLR + parallel load + pause ) on spartan3e
Lab_LCD
- Building a character LCD interface on Spartan-3E FPGA
Lab-PS2
- implementing PS2 interface on Spartan-3E FPGA Kit (including the ucf file + PS2 module + main moudel as top level )
adding-ad1981-ac97-coced-as-OBP-in-ML505-kit
- inlcluded : AD1985 interface IP + C software for standalone microblaze using this interface to communicate with AD1985 codec