资源列表
CNT60
- 60进制加法器 本人自己编的,已通过老师检验,如有不足之处请多多指教
ls138
- 基于VHDL的LS138译码器的实现 一个很简单的程序
freq
- 实验四 频率计 实验要求:设计一个有效位为4位的十进制的数字频率计。
VerilogHDL_cn
- 很好的一本关于verilog的中文教程!
code2
- 四后问题算法和克鲁卡斯尔算法的具体实现算法,已经运行过了。
maxII_verilog_i2c
- verilog语言在maxII系列芯片上实现iic功能
maxII_verilog_ps2
- verilog语言在maxII的cpld芯片上实现ps2功能源代码
vote7-2
- 七人表决器 在表决的过程中 多于四个通过 少于四个不通过
VHDh
- vhdl.电子琴程序设计.本人从某个地方下. 请大家注意保密.
resource2.v
- verilog描述寄存组合电路 很不错
beijing_university_verilog_reference
- 北大verilog hdl课件!内部资料,内含大量的工程实例,是学习的好资料
Verilog_sourcecode
- 清华大学verilog hdl源码例子,作业,内含源代码,详细的文档说明,非常有用
