资源列表
revisions-sur-la-conception-VHDL
- cours VHDL comment on va apprendre la programmation vhdl
defuzzification
- cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
fuzzification
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fuzzy_rulebase
- cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
1_wire
- 基于niosII设计的ds18b20控制温度设计，能在开发板上实现。-Based on niosII design ds18b20 temperature control design can be achieved in the development board.
parity
- Eight bit Parity generator in verilog with Mux Generador de paridad de ocho bits con multiplexor
Control_Display
- Controlador de display siete segmentos en verilog El archivo contiene selector decodificador multiplexor y archivo para simulacion Sevent segment dispay controler in verilog for basys nexys2 nexys3 fpga boards This file have a decoder, selector
dds
- dds控制，产生各种类型的信号，用状态机实现。-DDS control, to produce various types of signal, state machine implementation.
youxianpaidui
- CPLD/FPGA开发常用程序，用CPLD实现可编程逻辑电路，优先排队电路编程实现-CPLD/FPGA development of common procedures, with CPLD programmable logic circuit, priority queuing circuit programming
4wei-ji-shu-qi
- 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
shaomiaoqudong
- 完成扫描显示驱动电路的设计，实现在8 个数码管上轮流显示字符0－F 的功能。 -Complete the scan driver circuit design, implementation turns eight digital tube display characters 0-F.
shaomiaoqudongxianshidianlu
- 为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描 显示工作模式。即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在 一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定 的。-In order to reduce the 8-bit display signal interface cable, digital display in the experimental box scan display mode of operation. I.e. the s