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  1. keypad

    0下载:
  2. vhdl code for keypad
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:523.69kb
    • 提供者:Paul Jun
  1. segment

    0下载:
  2. vhdl code for segment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:713.71kb
    • 提供者:Paul Jun
  1. elevator

    0下载:
  2. 编写的6层电梯控制程序,包括原文件和仿真文件等,注释详细-Written in six-story elevator control procedures, including the original files and simulation files, detailed notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:624.62kb
    • 提供者:john
  1. jiao_tong

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  2. 编写的交通灯控制程序,包括原文件和仿真文件等,注释详细-Prepared by the traffic lights control procedures, including the original files and simulation files, detailed notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:561.37kb
    • 提供者:john
  1. ping_pang

    0下载:
  2. 编写的乒乓球游戏程序,包括原文件和仿真文件等,注释详细-Writing table tennis games, including the original files and simulation files, detailed notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:543.45kb
    • 提供者:john
  1. shop

    0下载:
  2. 编写的零售机程序,包括原文件和仿真文件等,注释详细-Retail written procedures, including the original files and simulation files, detailed notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:965.5kb
    • 提供者:john
  1. taxi_top

    0下载:
  2. 编写的出租车计费器程序,包括原文件和仿真文件等,注释详细-Taxi meter written procedures, including the original files and simulation files, detailed notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:4.83kb
    • 提供者:john
  1. cetvrtak13

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  2. 8通道示波器,采用DE2-115FPGA综合,带有RS232连接,VGA驱动,IR驱动。用verilog编写。-8-channel oscilloscope, using DE2-115FPGA integrated with RS232 connection, VGA driver, IR driver. Written in verilog.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-07-30
    • 文件大小:457kb
    • 提供者:潘继汉
  1. NoisCPU

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  2. 这个是nios cpu的一个完整的已经验证过的源程序和相关文件-This is a complete nios cpu has tested the source code and related documentation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.85mb
    • 提供者:warwime
  1. ALU_finished

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  2. 8bit四级流水ALU 其中有乘法器除法器加法器减法器开方 移位逻辑运算等等通过顶层来控制选择输出需要的运算值-8bit four water which has a multiplier divider ALU adder subtracter prescribing controlled shift logic operations so operators need to select the output value by the top
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-06-17
    • 文件大小:3.73mb
    • 提供者:
  1. clock_end

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  2. 基于Quartus II 9.0 的电子时钟,用VHDL语言编写,显示时钟,星期等,可以调整。-Quartus II 9.0-based electronic clock, using VHDL language, display clock, week, etc., can be adjusted.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:967.84kb
    • 提供者:严科
  1. pid

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  2. 基于FPGA的PID控制器的设计 VHDL源码-Design of PID controller based on FPGA VHDL source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.71mb
    • 提供者:赵晓航
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