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  1. scorce

    0下载:
  2. FPGA驱动1602LCD程序,在实验板上实验成功,和大家分享!^_^
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.52kb
    • 提供者:whq
  1. Codificador_Binario_Y_Gray

    0下载:
  2. Encoder gray and binary 8 bits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.52kb
    • 提供者:tolima
  1. ps2

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  2. PS/2鼠标接口状态机的VHDL语言描述-VHDL descr iption of the PS/2 mouse interface state machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2.52kb
    • 提供者:黄少卿
  1. shift_register

    0下载:
  2. 在QuartusII软件中用Verilog HDL编写的移位寄存器的源代码-The source code of the shift register in QuartusII software using Verilog HDL prepared
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:2.52kb
    • 提供者:徐鑫
  1. FFt

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  2. 基2FFT蝶形运算器,代码有仿真用数据。主代码用于仿真,碟形运算和复数乘法元件化-Based 2FFT butterfly, code with simulation data used. Master code for simulation, dish components of computing and complex multiplication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:2.52kb
    • 提供者:treeyellow
  1. paomadeng

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  2. 跑马灯程序,已经在试验箱上仿真过的,波形同样正确的程序-Marquee program, has been in the chamber on the simulation, the waveform as the correct procedure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.52kb
    • 提供者:稍安
  1. 以太网MDIO接口

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  2. 以太网的mac层与phy芯片之间的mdio接口通信,现已在lattice环境验证通过。
  3. 所属分类:VHDL编程

  1. minusself23to0

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  2. verilog描述 23:59:59-00:00:00自减计时器 按set键,进入设置,依次是反向计时,小时,分钟,秒设置,然后有进入反向计时, 在方向计时状态,按timmer键,进入计时,在计时状态,按timmer可以暂停和计时切换, 暂停状态,按ADJ,直接清零,设置状态按timmer键或是60秒无外部输入信号,退出设置状态
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.52kb
    • 提供者:申刚
  1. manchester

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  2. 1553B曼彻斯特编解码程序,用于总线通信-1553 decode and encode
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2.52kb
    • 提供者:mengzi
  1. serial

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  2. 程序实现fpga与pc机的通讯,verilog语言-Program realization fpga with the PC communications, verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.52kb
    • 提供者:白羽
  1. dclock

    0下载:
  2. 数字秒表设计:设计计时范围为0.01—1h的数字秒表,程序分为分频,计数和显示三个模块-Digital stopwatch design: the design timing range of 0.01-1h digital stopwatch program is divided into three divider, counting and display module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.52kb
    • 提供者:万里
  1. matlabtoconver

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  2. Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more and more portable and autono
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.52kb
    • 提供者:shankar.m
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