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  1. Multipliers

    0下载：
  2. 各种乘法器，不同算法类型的，适用于不同情况。(Various multipliers, different algorithmic types, are applied to different situations.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：15360
    • 提供者：FollowSky

  1. FIFO

    0下载：
  2. FIFO的功能众所周知，非常好的处理时序问题。(The functions of FIFO are known to be very good at dealing with timing problems.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-13
    • 文件大小：1240
    • 提供者：FollowSky

  1. top_rs

    0下载：
  2. 利用Xilinx ise的IP CORE写的（255,223）编译码的程序(The use of Xilinx ISE IP CORE written (255223) encoding and decoding procedures)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-12
    • 文件大小：1533
    • 提供者：魏小爱

  1. day1

    0下载：
  2. 《四则运算小计算器设计过程实录》day1(verilog HDL code for day1,7 .rar documents in total.For more code u can put ur eye on my account.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. day2

    0下载：
  2. 《四则运算小计算器设计过程实录》第二天相关程序。更多程序请点我的账号进行下载。(7 rar documents in total.more code on this book plz put a eye on my account.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. day3

    0下载：
  2. 《四则运算小计算器设计过程实录》第三天相关程序。更多程序请点我的账号进行下载。(7 rar documents in total.more code on this book plz put a eye on my account.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. i2c_latest.tar

    0下载：
  2. i2c协议(i2c)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：1482752
    • 提供者：lucky421

  1. 32bitvedic and square

    0下载：
  2. 32 bit vedic multiplier documentation

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：1088512
    • 提供者：vysh

  1. MCDF

    0下载：
  2. 设计一个多动能选择器，完整verilog代码(design a MCDF by Verilog Hdl)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 带FIFO的ov7670 FPGA应用程序，经测试可用

    1下载：
  2. 这是用Verilog编写的OV7670摄像头驱动代码，带FIFO，经测试可用。(This is written in Verilog OV7670 camera driver code, with FIFO, tested available.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1683456
    • 提供者：jomair

  1. parameter_uart_rx

    1下载：
  2. 串口接收模块，可以通过parameter，参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数，并根据缓冲的大小配置FIFO就可以使用。对帧错误（停止位不为高），检验错误和读FIFO超时（FIFO满的情况下，有新的数据到）等现象进行了检查。(UART serial receiver module, through parameter, configuration parameters of the transmission rate, Data wi

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-08-30
    • 文件大小：4096
    • 提供者：老工程师

  1. RegCPUData

    0下载：
  2. 虽然FPGA实现并口输出是一个最简单的，但还是考虑用parameter的参数化方法来配置，这样在使用多个并口时，可以配置并口的宽度和并口的地址，应该更加方便。(Although FPGA parallel output is one of the most simple thing, but still consider using the parametric method to configure it, so that the use of multiple parallel port,

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1024
    • 提供者：老工程师
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