资源列表
petalogic.rar
- 这个是一个基于Xilinx FPGA的微控制器软和microblaze移植uclinux的说明文档。由于这些文件都是以网页的形式存在的，所以我下来组织成了电子书的格式，方便大家查看。并且希望对那些希望在FPGA上做嵌入式开发的人有所帮助。还有，上面的东西都是从petalogic的网站上下载的，版权归petalogic所有，我只是把它介绍给大家。,This is a Xilinx FPGA-based soft MCU microblaze documentation of uclinux tra
KCPSM3.rar
- 这个是在网上下载的picoblaze的资料，里面有些我自己写的使用方法，现在把它上传给大家。如果有需要的可以下载。个人感觉这个8位的软核开发起来有点麻烦，但是使用起来还是很好用的。对于其中的代码，归原作者所有。,This is the picoblaze downloading information, which some use to write my own methods, now upload it to you. If there is a need can be downloade
digitaldown-conversion.rar
- FPGA实现数字下变频，仅供大家参考，希望有用。,Use FPGAto achieve digital down-convertion.For your reference, I hope it can be useful for you
Lab5a.rar
- A C example to use DMA on Nios II platform,A C example to use DMA on Nios II platform
vga.rar
- 最全的FPGA VGA方面的资料及源码. VGA IPcore的Verilog代码 VGA接口设计实例及测试程序 VGA接口设计实例及测试程序(源码) VGA显示源码,FPGA VGA most comprehensive information and source code. VGA IPcore the Verilog code VGA interface design and testing procedures VGA interface design and testing p
74LS160.rar
- 一个很实用的74系列的VHDL源码实例，可以很容易的学会VHDL语言,A series of 74 practical examples of VHDL source code, you can easily learn to VHDL language
rs_decoder_31_19_6_latest.tar.
- RS解码器的FPGA实现，有TestBench,RS decoder FPGA to achieve, there TestBench
DDS.rar
- DDS信号发生器，利用VHDL实现，可根据频率控制字的改变输出不同频率的信号，最高可到达10MBPS,DDS signal generator, the use of VHDL realization of frequency control word in accordance with changes in output signals of different frequencies, the maximum arrival 10MBPS
tlv5619_test.rar
- TLV5619是一款电压输出型的DA转换器，该程序利用VHDL实现对TLV5619D的控制,TLV5619 is a voltage output type DA converter, the program achieved using VHDL control TLV5619D
shibo(ok).rar
- 基于cycloneII和MSP430单片机的示波器，利用spi模块进行双机通信,Based on the MSP430 MCU and cycloneII oscilloscope, using dual-spi communication module
TLC5510.rar
- 德州仪器的告诉ADTLC5510的控制电路设计，用VHDL语言编写,Texas Instruments ADTLC5510 tell the control circuit design, VHDL language
adder8b.rar
- 用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。这种方法原理简单，资源利用率和进位速度方面都比较好。,VHDL language