CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .12 .13 .14 .15 .16 2617.18 .19 .20 .21 .22 ... 4323 »
  1. jtag_master_latest.tar

    0下载:
  2. jtag 主机,根据jtag 标准协议编写的verilog代码-the jtag host, according to the jtag standard agreement prepared by the verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3.37kb
    • 提供者:gzh
  1. taxi

    0下载:
  2. VHDL实现的出租车计价器,简单易行,能够完成基本的几家功能-VHDL source code for taxi meter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:936byte
    • 提供者:王亚伟
  1. eda

    0下载:
  2.  
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.78mb
    • 提供者:johnsonse
  1. Two-ways-of-the-pins-of-Quartus-II

    0下载:
  2. 在Quartus II中分配管脚的两种常用方法.doc 很实用-Two ways of the pins of Quartus II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:79.33kb
    • 提供者:三木
  1. bank_manage

    0下载:
  2. 实现自动排队并完成叫号,设置一个排号按键,以及四个柜台用消号按键。当按下叫号键时,1.若队列不满,LCD显示"Your No.is 01!"的字样。2.若队列已排满,LCD显示"The queue is full,please wait"的字样。当按下消号键时,1.若队列无人,LCD显示"Sorry,the queue is empty!"的字样。2.若队列有人,蜂鸣器响,LCD显示如"No.01 come to No.1window,please!"的字样。-Automatic queuing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:3.29kb
    • 提供者:yuying
  1. jisuanqi

    0下载:
  2. 简单的计数器,可以乘除加减运算,可以连续的坐加减乘除运算-Simple counter, multiplication and division addition and subtraction operations, addition, subtraction operation can be continuously sitting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:100.23kb
    • 提供者:cas che查
  1. miaobiao

    0下载:
  2. 秒表,可以计小时分钟和秒钟,可以有暂停功能-Stopwatch, you can count the hours, minutes and seconds, you can pause
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:11.97kb
    • 提供者:cas che查
  1. shumaguan

    0下载:
  2. 数码管显示,一种很好的数码管显示方法,很简单-Digital display, digital display method for a good, simple
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:19.18kb
    • 提供者:cas che查
  1. 1602

    0下载:
  2. 超声波 仿真 在数码管上的显示,有源码,仿真图-chaoshengbi fangzhen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:29.26kb
    • 提供者:沈阳
  1. fir

    0下载:
  2. 串行乘法累加结构的FIR滤波器电路,FIR的滤波过程就是一个信号逐级延迟的过程-Serial multiply-accumulate structure of the FIR filter circuit, the FIR filtering process is a signal to the process step by step delay
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:4.05kb
    • 提供者:杜鹃
  1. 726

    0下载:
  2. pci-726 采集卡编程源码 vb源码用于 采集卡-pci-726 采集卡编程源码
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:33.33kb
    • 提供者:houge
  1. Verilog

    0下载:
  2. Verilog基础知识,很有用,pdf版本,适用于初学者 -Verilog basics
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:341kb
    • 提供者:rainbowlr2012
« 1 2 ... .12 .13 .14 .15 .16 2617.18 .19 .20 .21 .22 ... 4323 »
搜珍网 www.dssz.com