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  1. lcd_flash

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  2. \LCD_FLASH 一个用 NIOS写的完整的LCD演示程序.并且程序可以下载到FLASH 内运行. -LCD IN NIOS FOR NIOS VER4.0 for EP1C12
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:5.14mb
    • 提供者:李维纲
  1. lcd_init

    0下载:
  2. 用Verilog HDL编写的LCD显示屏刷屏程序-LCD display refresh program written using Verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:1.1kb
    • 提供者:fensezhufu
  1. VGA_color_block

    0下载:
  2. 在FPGA上采用Verilog语言,通过VGA接口实现彩色条显示-On FPGA using Verilog language, color bar display via VGA interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:14.92kb
    • 提供者:zhangqiang
  1. Audio_Record_Play

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  2. 通过语音芯片WM8731,在FPGA上实现录用用户播放功能-Through the voice chip, the WM8731 hiring Users player on FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:91.48kb
    • 提供者:zhangqiang
  1. cy7c68013a_test

    0下载:
  2. cy7c68013 USB芯片的驱动,采用FPGA读写程序,fpga内部与USB接口的通信-the chip drive cy7c68013 USB FPGA read and write procedures, fpga internal USB interface communication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:195.8kb
    • 提供者:zhangqiang
  1. DM9000A

    0下载:
  2. DM900 100M物理层PHY芯片FPGA连接,fpga实现数据链路层功能,完成网络数据的收发-DM900 100M physical layer PHY chip FPGA connections, fpga data link layer, the completion of the network to send and receive data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-04
    • 文件大小:17.81kb
    • 提供者:zhangqiang
  1. WM8731_test

    0下载:
  2. 采用WM7831语音芯片,实现音频接口,在FPGA中实现音量调节功能-A the the WM7831 voice chip, audio interface, and volume adjustment functions implemented in the FPGA.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:30.11kb
    • 提供者:zhangqiang
  1. carry_look_ahead_adder

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  2. Carry look ahead adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:492.25kb
    • 提供者:akshaya
  1. VGA

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  2. 基于FPGA VGA输出 使用verilog语言编写 -To achieve FPGA VGA output using verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:479.26kb
    • 提供者:柴智
  1. fifo_uart

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  2. uart的verilog代码,包含fifo,并且采用过采样以防止噪声的干扰-uart verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:2.61kb
    • 提供者:李天一
  1. CHING

    0下载:
  2. 数字钟vhdl主要分为正常显示与报时功能-Digital clock vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:743.62kb
    • 提供者:青昕
  1. generic_fifos_latest.tar

    0下载:
  2. fifo的verilog代码,包含rtl,sim,testbench内容的verilog代码,完全可用-rtl code of a fifo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:19.52kb
    • 提供者:yy
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