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  1. an488

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  2. Motor control solutions for industrial applications
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:74.88kb
    • 提供者:azam
  1. Verilog-Elite-book

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  2. verilog hdl 编程实例及说明, 很好的初学者参考资料, 希望有所帮助.-the verilog hdl Programming examples and descr iptions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-12
    • 文件大小:2.59mb
    • 提供者:gxw
  1. cpu

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  2. 这是本人的课程设计。采用微程序控制的CPU,能够从RAM中读取指令,并执行。包含MBR,MAR,IR,BR,ALU,PC等功能部件,能实现加减乘法,逻辑左右移位,逻辑与或非,在此基础上还可以拓展。希望能帮助你们。-This is my curriculum design. Micro-program control CPU can read instructions from the RAM and executed. Contains the MBR, MAR, IR, BR, ALU, PC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:4.46mb
    • 提供者:cxl
  1. chuankoushoufa

    0下载:
  2. 接收代码: 对接收数据的采样频率:16X9600HZ 接收代码编写思路: 首先判断起始位,没有数据传输时,起始位为“1”的状态,当有数据时起始位为“0”。因为采样的频率是通信频率的16倍,所以当连续8次(数据位正中间)采集为“0”时就认为是有数据到来。那么可以开始采集数据位,以后每隔16个脉冲采集一个数据(每个数据的正中央,不易发生畸变的部分),连续采样8次,即完成数据位的采集。最后实现串并转换。如此重复即可。(因为通信已经预约好,停止位和校验位都为“1”,不会对数据产生影响。)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:84kb
    • 提供者:ran feng
  1. VHDL

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  2. VHDL初级编程实例:动态扫描显示程序、分频器设计程序、8位移位寄存器、BCD计数器设计(任意进制)等等。-VHDL the primary programming examples: dynamic scanning display program, the divider design process, the 8-bit shift register, BCD counter design (any hex), and so on.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:11.18kb
    • 提供者:罗梵
  1. Nios2

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  2. 基于DE2开发板,实现LCD显示功能的程序代码-Based on the DE2 board, to achieve LCD display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:1.71mb
    • 提供者:ZhaoXia
  1. fuzaliushuideng

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  2. 简单流水灯程序,有简单的,复杂的,都有,仅供FPGA初学者参考。-Simple light water program, simple and complex, there are for FPGA beginners reference only.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-05
    • 文件大小:150.67kb
    • 提供者:梁文斌
  1. mod_4psk

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  2. 利用VHDL语言编写的实现4PSK调制源代码-Using VHDL language achieve 4PSK modulation source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:653byte
    • 提供者:
  1. demod_4psk

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  2. 利用VHDL实现4PSK数字调制技术解调源代码-Using VHDL realize 4PSK demodulation source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:600byte
    • 提供者:
  1. sorter

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  2. Sequential n-deep w-wide unsigned sorter.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-06
    • 文件大小:1.68kb
    • 提供者:thomz
  1. sorter_tb

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  2. Test bench for Sequential n-deep w-wide unsigned sorter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:1.8kb
    • 提供者:thomz
  1. Median-Module

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  2. Median Module VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:748byte
    • 提供者:thomz
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