资源列表
s3esk_microblaze_lcd
- 基于spartan3e的LCD显示程序,可直接将其bit文件烧写到spartan3e里面即可使用
s3esk_authentication
- 基于spartan3e的串口调试和检测程序,可直接烧写,检测结果将同时通过LCD显示出来
EP1C6_EP1C12_SCH
- EP1C6_EP1C12核心板原理图，方便自己动手做板学习FPGA
FPGA
- ＦＰＧＡ设计中的一些经典例子对学习ＦＰＧＡ的人会有帮助
single
- verilog 我自己写得按单脉冲发生器，通过了综合和仿真，和频率可变的正弦波发生器，
mult
- 移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0.
urisc
- URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器，也包括用来完成数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列，以决定何时进行何种数据运算。控制单元要从数据单元得到条件信号，以决定继续进行那些数据运算，数据单元要产生输出信号，数据运算状态等有用信息。
uriscram
- RAM存储器： 设定16 个8 位存储单元。如果read= 1 则dataout<=mem(conv_integer(address)). 如果write= 1 则mem(conv_integer(address))<=datain.
UartControler3
- 串口程序 VHDL
DEMO1_KEY_LED
- KX_DVP3F型FPGA应用板/开发板（全套）包括： CycloneII系列FPGA EP2C8Q208C8 40万们，含20M-270MHz锁相环2个。 RS232串行接口；VGA视频口 高速SRAM 512KB。可用于语音处理，NiosII运行等。 配置Flash EPCS2， 10万次烧写周期 。 isp单片机T89S8253：MCS51兼容单片机，12
VCP201_CODE
- VCP201_CODE is a FPGA source code.
the_design_of_the_manchesterII_coders_and_decoders
- 基于FPGA的1553B总线编码解码器的设计